Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
6. Diseño de circuitos integrados
6.1. Sistemas síncronos6.2. Limitaciones de diseño6.3. Señal de reloj6.4. Control de bus6.5. Técnicas prohibidas, metaestabilidad6.6. Control y datos6.7. Estructuras escalables6.8. Segmentación6.9. Comunicación con sistemas asíncronos
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
El problema presentado en este apartado se podría haber resuelto de más formas:
Estructura escalable combinacional (visto):
Estructura escalable secuencial (pipe-line):
F A
S 0
0
B 0A 0
F A
S 1
B 1A 1
F A
S n-2
B n-2A n-2
F A
S n-1
B n-1A n-1
C OUT
F A
S 0
0
B 0A 0
F A
S 1
B 1A 1
F A
S n-2
B n-2A n-2
F A
S n-1
B n-1A n-1
C OUTQ D Q D Q D
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
Estructura secuencial serie:
F A
S n-1
B n-1A n-1
Q D
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
Tipos de procesamiento básicos
•Procesamiento serie. Sólo se utiliza una unidad funcional cuyos datos se van actualizando a través de un registro
•Procesamiento paralelo. Se utilizan tantos elementos funcionales como sean necesarios, que operan de forma concurrente
•Procesamiento segmentado. Los elementos funcionales s separan por registros para que cada uno opere de manera independiente. Pipeline
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
Comparación de las soluciones:
Para poder comparar las distintas soluciones vamos a caracterizar la celda elemental y el biestable:
PUERTA
XORANDORDFF
N TRANS
106620
RETARDO
2,6 ns1,9 ns2 ns
3,6 ns
S i
B iA i
C i-1C i
Camino crítico
ACELDA = 2·AXOR + 2·AAND + AOR = 38 transistorestCELDA = max{2·tXOR ; tAND + tOR ; tXOR + tAND + tOR } = 6,5 ns
TECNOLOGÍA MHS
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Paralelo
Segmentado
Serie
Frecuencia(N=16)
9,6 MHz
99 MHz
6,2 MHz
Retardo
N·tCELDA = N · 6,5
(1)tCELDA+tFF = 10,1
N·(tCELDA+tFF) = N · 10,1
Area(=Coste)
N·ACELDA= N·38
N·(ACELDA +AFF)= N·58
ACELDA +AFF =58
Segmentación
Comparación de las soluciones:
(1) A pesar de que hay que esperar N ·(tCELDA+tFF ) para obtener el resultado de una entrada, al ser secuencial, en cada ciclo de reloj, entra un nuevo dato, y sale un resultado, que no es el correspondiente al dato introducido en el momento anterior, sino a N ciclos anteriores, pero en régimen estable, se está obteniendo un resultado por ciclo.
CELDA 1
CELDA 2
CELDA 3
SALIDA
D1
D1
D1
RES1
D2
D2
D2
RES2
D3
D3
D3
RES3 RES4 RES5 RES6
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
Vemos que existe una gran diferencia entre la solución segmentada (pipeline) y el resto, esto es porque hemos puesto un biestable después de cada celda. Pero podríamos haber elegido poner un biestable cada 2, 3 o más celdas. De esta manera reducimos el área y la velocidad del circuito.
El número de Celdas elementales por biestable se denomina granularidad.
AreatSUMAfMAX
92810,1 ns99 MHz
76816,6 ns60 MHz
68829,6 ns34 MHz
64855,6 ns18 MHz
G=1 G=2 G=4 G=8
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
Sumador escalable. Espacio de diseño.
0
20
40
60
80
100
120
140
160
180
0 200 400 600 800 1000
Area (nº transistores)
tiem
po (
ns)
Paralelo
Serie
Segmentada (G=1)
Segmentada (G=2)
Segmentada (G=3)
Segmentada (G=4)
4
8
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
Ejemplo.
Realización de la función Y = (A+B+C+D)·D, siendo A, B, C, D datos de 8 bits e Y de 16 bits.
Sumador (8+8 bits)Multiplicador (8x8 bits) Biestable D (habilitación)
Multiplexor 2 a 1Multiplexor 4 a 1
3242820241226
12 ns20 ns4 ns
3,5 ns5,5 ns
N transistores retardo
TECNOLOGÍA MHS
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
Ejemplo. Solución directa.
reg (8 bits)
A
reg (8 bits)
B
reg (8 bits)
C
reg (8 bits)
D
+ +
+
x
reg (16 bits) Y
Complejidad
Sumadores 972 tr.Multiplicador 2820 tr.Registros 1152 tr.
TOTAL 4944 tr.
Tiempo de cálculo
Sumadores 24 nsMultiplicador 20 nsRegistros 4 ns
TOTAL 48 ns
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
Ejemplo. Solución absurda.
reg (8 bits)
A
reg (8 bits)
B
reg (8 bits)
C
reg (8 bits)
D
+
+
x
reg (16 bits) Y
Complejidad
Sumadores 972 tr.Multiplicador 2820 tr.Registros 1152 tr.
TOTAL 4944 tr.
Tiempo de cálculo
Sumadores 36 nsMultiplicador 20 nsRegistros 48 ns
TOTAL 60 ns
+
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
reg (8 bits)
A
reg (8 bits)
B
reg (8 bits)
C
reg (8 bits)
D
+
x
reg (16 bits) Y
Segmentación
Ejemplo. Solución serie.
MUX 2-1 MUX 4-1
reg (8 bits)
Necesita 3 ciclos 1. A+B2. (A+B)+C3. ((A+B)+C)+D
Complejidad
Sumador 324 tr.Multiplicador 2820 tr.Registros 1344 tr.MUX 38 tr.
TOTAL 4830 tr.
Tiempo de cálculo
Camino 2 24 nsx 4 ciclos 96 ns
TOTAL 96 ns
Frecuencia del reloj41,6 MHz
Frecuencia de la operación 10,4 MHz
Cam
ino
1 21
,5 n
s
Impone el ciclo de reloj
Cam
ino
2 24
ns
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
Ejemplo. Solución segmentada 1.
reg (8 bits)
A
reg (8 bits)
B
reg (8 bits)
C
reg (8 bits)
D
+ +
+
x
reg (16 bits) Y
reg (8 bits)
reg (8 bits) reg (8 bits)
T cam
ino1
= 1
6 ns
T cam
ino2
= 1
6 ns
T cam
ino3
= 2
4 ns
Impone el ciclo de reloj
Complejidad
Sumadores 972 tr.Multiplicador 2820 tr.Registros 1728 tr.
TOTAL 5520 tr.
Tiempo de cálculo
Camino 3 24 ns
TOTAL 24 ns
Frecuencia 41,6 MHz
Latencia3 ciclos
reg (8 bits)
reg (8 bits)
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
Ejemplo. Solución segmentada 2.
reg (8 bits)
A
reg (8 bits)
B
reg (8 bits)
C
reg (8 bits)
D
+ +
+
x
reg (16 bits) Y
reg (8 bits)
T cam
ino1
= 2
8 ns
T cam
ino2
= 2
4 ns
Impone el ciclo de reloj
Complejidad
Sumadores 972 tr.Multiplicador 2820 tr.Registros 1344 tr.
TOTAL 5136 tr.
Tiempo de cálculo
Camino 1 28 ns
TOTAL 28 ns
Frecuencia 35 MHz
Latencia2 ciclos
reg (8 bits)
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
Ejemplo. Comparación de las cuatro soluciones.
Solución inicial 4944 tr. 48 ns 20,8 MHz
Proc. serie 4830 tr. 96 ns 10,4 MHz
Segmentada 1 5520 tr. 24 ns 41,6 MHz
Segmentada 2 5136 tr. 28 ns 35 MHz
Area tiempo frecuenciaIncr. Area
respecto iniIncr. Tiemporespecto ini
11% -50%
- 3% 100%
4% -42%
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
0
20
40
60
80
100
120
4600 4800 5000 5200 5400 5600
Area (núm trans)
tiem
po (
ns) Solución inicial
Procesamiento serie
Segmentada (1)
Segmentada (2)
Segmentación
Ejemplo. Espacio de diseño
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
Resumen y conclusiones
• En circuitos para procesamiento de datos hay que estudiar las posibles arquitecturas.• Criterios
• tiempo de cálculo (prestaciones)• área o número de transistores (coste)
Arquitectura paralelo
• Suele ser la solución inicial• coste y velocidad de procesamiento intermedios• no necesita control adicional: en cada ciclo de reloj se recogen los datos y se obtiene un resultado
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
Arquitectura serie
• genera menor área• se necesita más tiempo de cálculo y un reloj rápido• funciones no críticas
Arquitecturas segmentadas
• son muy flexibles y se pueden aplicar a todos los casos• generan más hardware y tienen un control asociado• los resultados tienen una latencia = nº de etapas• se puede segmentar en distintos niveles, con diferente granularidad para obtener mejores resultados
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
Resumen y conclusiones
• Propuesta de un método de análisis de soluciones para circuitos de procesamiento de datos
• Aplicaciones típicas de procesamiento de datos
• procesamiento digital de la señal• cálculo aritmético• codificadores y decodificadores
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
(Exámen Febrero 2002) Se desea realizar un circuito que calcule la función Y=(A+B+C)*D, para ello se dispone de los siguientes módulos:
Sumador (8+8 bits)Multiplicador (8x8 bits) Biestable D (habilitación)
Multiplexor 2 a 1Multiplexor 4 a 1
8504000201014
15 ns40 ns8 ns7 ns8 ns
N transistores retardo
Proponer tres arquitecturas diferentes calculando los tiempos necesarios para obtener los resultados, la frecuencia máxima de reloj y el número de transistores comentando brevemente las ventajas e inconvenientes de cada una de ellas (los biestables sólo pueden ser sícronos con un flanco de reloj).
NOTA: Comparar área, tiempo y control.
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
(Exámen Febrero 2002) Solución directa.
reg (8 bits)
A
reg (8 bits)
B
reg (8 bits)
C
reg (8 bits)
D
+
+
x
reg (16 bits) Y
Complejidad
Sumadores 1700 tr.Multiplicador 4000 tr.Registros 960 tr.
TOTAL 6600 tr.
Tiempo de cálculo
Sumadores 30 nsMultiplicador 40 nsRegistros 8 ns
TOTAL 78 ns
fclk = fcalc = 12,8 MHz
No necesita control adicional
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
(Exámen Febrero 2002) Solución serie en el sumador.
reg (8 bits)
A
reg (8 bits)
B
reg (8 bits)
C
reg (8 bits)
D
+
x
reg (16 bits)Y
Complejidad
Sumadores 850 tr.Multiplicador 4000 tr.Registros 1120 tr.MUX 20 tr.
TOTAL 5990 tr.
Tiempo de cálculo
T (1er ciclo) = tREG + tMUX + tSUMA = 30 nsT (2º ciclo) = tREG + tMUX + tSUMA + + tMULT= 70 ns
fclk = 1/70 ns =14,2 MHzSe necesitan 2 ciclos para la operaciónfcalc = fclk/2 =7,1 MHz; Tcalc = 140 ns
Se necesitan las señales C1 (selección) e Y_VALIDA para comunicar que la operación ha sido realizada y el resultado a la salida es el correcto
MUX 2-1 MUX 2-1
reg (8 bits)
CONTROLY_VALIDA
C1
C1 C1
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Segmentación
(Exámen Febrero 2002) Solución segmentada.
reg (8 bits)
A
reg (8 bits)
B
reg (8 bits)
C
reg (8 bits)
D
+
+
x
reg (16 bits) Y
Complejidad
Sumadores 1700 tr.Multiplicador 4000 tr.Registros 1280 tr.
TOTAL 6980 tr.
Tclk = 48 ns = TcalcLatencia : 2 ciclosTlatencia = 2 * Tclk = 96 nsfclk = fcalc = 1/48 ns = 20,8 MHz
El control debe tener en cuenta la latencia
reg (8 bits) reg (8 bits)
t1 = 8 + 2 * 15 = 38 ns
t2 = 8 + 40 = 48 ns
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
6. Diseño de circuitos integrados
6.1. Sistemas síncronos6.2. Limitaciones de diseño6.3. Señal de reloj6.4. Control de bus6.5. Técnicas prohibidas, metaestabilidad6.6. Control y datos6.7. Estructuras escalables6.8. Segmentación6.9. Comunicación con sistemas asíncronos
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Comunicación con sistemas asíncronos
Sistemas síncronos internamente: mutuamente asíncronos
A B
CLKA CLKB
Solución:
Handshake. Protocolo basado en petición y reconocimiento.
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Comunicación con sistemas asíncronos
Circuito de handshake
D Q
en
D Q
en
D Q
/Q
D Q
en
Datos IN
CLKA
CLKB
REQ-IN
Datos OUTDatos
ACK
REQUEST
INH
SISTEMA BSISTEMA A
Datos disp.
pedido servicio
emisor receptor
Universidad Antonio de Nebrija Tecnología electrónica I. Tema 6
Comunicación con sistemas asíncronos
Cronograma de señales de handshake
CLKB
CLKA
REQ-IN
REQUEST
Datos disp.
Datos IN
ACK
Datos
Datos OUT
INH
Top Related