Apuntes de diseño de circuitos integrados 1
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APUNTES DE
DISEO DE DISEO DE CIRCUITOSINTEGRADOS 1
ESCUELA SUPERIOR DE INFORMTICA
UNIVERSIDAD COMPLUTENSE DE MADRID
Juan Lanchares Dvila
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Diseo de Circuitos Integrados I Juan Lancharesii
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1. INTRODUCCIN
1.1.PERSPECTIVA HISTORICA1.2.DEL DISEADOR DE CIRCUITOS INTEGRADOS
1.3.EL CICLO DE DISEO VLSI1.3.1. FASES DEL CICLO DE DISEO
1.4.BREVE HISTORIA DE LAS HERRAMIENTAS CAD1.5.ESTUDIO LGICO DE LOS TRANSISTORES MOS
1.5.1. INTERRUPTOR NMOS1.5.2. INTERRUPTOR PMOS1.5.3. INTERRUPTOR CMOS
1.6.LOGICA CMOS1.6.1. INVERSOR CMOS
1.6.2. PUERTAS NAND CMOS DE M ENTRADAS1.6.3. PUERTA NOR CMOS DE M ENTRADAS1.6.4. PRINCIPALES CARACTERISTICAS DE LA LGICA CMOS1.6.5. LGICA DE MULTIPLEXORES1.6.6. ELEMENTOS DE MEMORIA
1.6.6.1. Biestable D1.6.6.2. Carga por flanco
1.7.PRINCIPALES CARACTERSTICAS DE LA LGICA CMOS1.8.TECNOLOGA CMOS VS OTRAS TECNOLOGAS
2. METODOLOGAS DE DISEO
2.1.SIMULACIN2.1.1. SIMULACIN A NIVEL DE CIRCUITO2.1.2. SIMULACIN DE TIMMING2.1.3. SIMULACIN LGICA
2.2.VERIFICACIN2.2.1. VERIFICACIN FUNCIONAL (O FORMAL)
2.3.SNTESIS DE DISEOS
2.3.1. SNTESIS DE ARQUITECTURA2.3.2. SNTESIS RTL2.3.3. SNTESIS LGICA2.3.4. SNTESIS DE CIRCUITOS
2.4.VALIDACIN Y TEST2.4.1. TEST DE VALIDACIN2.4.2. DISEO PARA TESTABILIDAD
3. ESTILOS DE DISEO
3.1.EL DISEO FULL-CUSTOM
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3.2.EL DISEO SEMICUSTOM3.2.1. BIBLIOTECAS DE CELDAS ESTNDARES
3.2.1.1. Celdas compiladas3.2.1.2. generadores de mdulos
3.2.2.
GATE ARRAYS3.3.ELECCIN DEL ESTILO DE DISEO3.4.ARQUITECTURAS FPGA
3.4.1. QU ES UNA FPGA?3.4.2. TECNOLOGAS FPGA
3.4.2.1. FPGAs basadas en SRAM3.4.3. VENTAJAS E INCONVENIENTES
4. TEORA DEL TRANSISTOR MOS
4.1.TRANSISTOR MOS4.2.TRANSISTOR NMOS DE ENRIQUECIMIENTO
4.2.1. DESCRIPCIN.4.2.2. MODO DE OPERACIN4.2.3. REGIONES DE TRABAJO DE UN TRANSISTOR NMOS DE
ENRIQUECIMIENTO
4.3.TRANSISTOR PMOS DE ACUMULACION4.4.TRANSISTORES DE EMPOBRECIMIENTO4.5.COMPARACION ENTRE PMOS Y NMOS
4.6. POTENCIAL UMBRAL4.6.1. ECUACIONES DEL POTENCIAL UMBRAL
4.6.1.1. Potencial de capacitor MOS, VTMOS4.6.1.2. Potencial de Flat-Band
4.7.EFECTO SUSTRATO [EFECTO BODY]4.8.ECUACIONES BASICAS DE DISPOSITIVOS MOS4.9. EFECTOS DE SEGUNDO ORDEN
4.9.1. VARIACIONES DEL POTENCIAL UMBRAL4.9.2. CONDUCCIN SUBUMBRAL
4.9.3. SATURACIN DE LA VELOCIDAD DE LOS PORTADORES4.9.4. DEGRADACIN DE LA MOVILIDAD4.9.5. TUNEL FOWLER-NORHEIM4.9.6. PERFORACION DE CANAL4.9.7. ELECTRONES CALIENTES.IONIZACION DE IMPACTO
5. LOS INVERSORES MOS
5.1.DEFINICIONES Y PROPIEDADES5.1.1. RUIDO
5.1.2. MARGENES DE RUIDO5.2.EL INVESOR CMOS DE CARGA DINMICA
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5.2.1. REGIONES DE TRABAJO DEL INVERSOR
5.2.2. INFLUENCIA DE LA RELACIN N/ P EN LA CARACTERSTICA DEENTRADA SALIDA
5.2.3. INVERSORES MOS DE CARGA ESTATICA
5.2.4. INVERSOR NMOSGENRICO5.2.5. EL INVERSOR PSEUDONMOS5.2.6. INVERSOR PSEUDONMOS DE CARGA SATURADA5.2.7. INVERSOR CON CARGA NMOS DE ENRIQUECIMEINTO5.2.8. INVERSOR CON CARGA PMOS DE ENRIQUECIMIENTO5.2.9. INVERSOR DE CARGA NMOS DE EMPOBRECIMIENTO5.2.10. INVERSOR DE CONEXIN A LOGICA TTL
5.3.LA PUERTA DE TRANSMISIN5.3.1. TRANSISTOR DE PASO NMOS5.3.2. TRANSISTOR DE PASO PMOS
5.4.EL INVERSOR TRIESTATE5.5.3.6 TECNOLOGA BICMOS
5.5.1. INVERSOR BICMOS
6. TECNOLOGIA DE PROCESOS CMOS
6.1.FABRICACION BASICA DE DISPOSITIVOS6.1.1. OXIDACIN6.1.2. EPITAXIS,DEPOSICIN,IMPLANTACIN IONICA Y DIFUSIN6.1.3. FABRICACIN DEL AREA ACTIVA6.1.4. POLISILICIO6.1.5. PASOS PARA UN PROCESO TIPICO DE FABRICACION DE UNA PUERTA
(TRANSISTOR MOS)6.1.6. TRANSISTORES MOS PARASITOS
6.2.TECNOLOGIA CMOS BASICA6.2.1. CMOS DE POZO N
6.2.1.1. Polarizacin de los substratos6.2.2. CMOS DE POZO P6.2.3. PROCESO TWIN TUB6.2.4. SILICIO SOBRE AISLANTE (SOI).
6.3.MEJORAS EN LOS PROCESOS CMOS6.3.1. MEJORA DE LA RUTABILIDAD
6.3.1.1. Mas de un nivel de metal6.3.2. MEJORA DEL LAYER DE POLISILICIO6.3.3. ELEMENTOS PASIVOS DEL CIRCUITO.
6.3.3.1. Resistencias6.3.3.2.
Capacitores6.4.ROMS ALTERABLES ELECTRICAMENTE
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8.1.1. CIRCUITOS DE FAN-OUT ELEVADO8.1.1.1. Etapas de transistores en cascada
8.1.2. SOLUCIN AL PROBLEMA DEL FAN-OUT ELEVADO8.2.DISIPACIN DE POTENCIA
8.2.1. POTENCIA ESTTICA8.2.2. POTENCIA DINMICA
8.2.2.1. Potencia debido a las capacidades8.2.2.2. Disipacin de corto circuito
8.2.3. RELACIN DEL CONSUMO DE POTENCIA CON LA TEMPERATURA
9. LGICA COMBINACIONAL ESTTICA
9.1.DISEO CMOS ESTATICO9.2.LGICA CMOS COMPLEMENTARIA
9.2.1. TCNICAS DE DISEO PARA EVITAR LOS PROBLEMAS DE FAN-IN ELEVADO9.3.REGULADORES DE POTENCIAL INTERNOS9.4.LGICA PROPORCIONAL
9.4.1. CARGA A TRAVES DE UNA RESISTENCIA9.4.2. CARGA MEDIANTE UN TRANSISTOR DE DEPLEXION9.4.3. CARGA A TRAVS PSEUDO-NMOS
9.4.3.1. Ajuste del comportamiento9.4.3.2. Consideraciones de diseo9.4.3.3. Modificaciones del dispositivo de carga PMOS
9.4.4. DIFERENTIAL CASCADE VOLTAGE SWITCH (DCVS)9.5.LGICA DE INTERRUPTORES
9.5.1. TRANSISTORES DE PASO9.5.2. PUERTAS DE TRANSMISION
9.6.LGICA DE MULTIPLEXORES9.6.1. IMPLEMENTACIN DE UNA UNIDAD GENERADORA DE FUNCIONES DE
DOS ENTRADAS9.7.CPL COMPLEMENTARY PASS-TRANSISTOR LOGIC
10.LGICA COMBINACIONAL DINMICA10.1. PRINCIPIOS10.2. CARACTERSTICAS10.3. ANLISIS DE LOS TIEMPOS DE SUBIDA Y BAJADA10.4. CORRIENTES DE PERDIDA
10.4.1.DISTRIBUCIN DE CARGA10.4.2.ACOPLAMIENTO DE RELOJ (CLOCK-FEEDTROUGH).
10.5. PUERTAS DINMICAS EN CASCADA
10.6.
LGICA DOMINO10.6.1.EJEMPLO DE IMPLEMENTACIN CON LGICA DOMIN
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10.6.2.PROPIEDADES DE LA LGICA DOMIN10.7. LGICA DOMINO NP O ZIPPER10.8. C2MOS CLOCKED CMOS10.9. CONSUMO DE POTENCIA EN PUERTAS CMOS
10.9.1.ACTIVIDAD DE CONEXINADO (INTERRUPCION) EN LGICAESTTICA
10.9.2.ACTIVIDAD DE INTERRUPCIN EN LA LGICA DINMICA10.9.3.GLITCHING (FALLOS)10.9.4.CORRIENTES DE CORTOCIRCUITO
10.10. DISEO CMOS DE BAJA POTENCIA10.10.1. MODIFICACION DEL POTENCIAL DE ALIMENTACION10.10.2. REDUCCION DE LA CAPACIDAD EFECTIVA
10.11. ELECCIN DEL ESTILO LGICO
11.DISEO SECUENCIAL
11.1. TIPOS DE SISTEMAS SECUENCIALES11.2. TIEMPOS RELEVANTES EN LA CARGA DE UN
DISPOSITIVO11.3. ELEMENTOS DE MEMORIA11.4. PIPELINE CON REGISTROS Y CON LATCHES
11.4.1.CON REGISTROS:11.4.2.CON LATCHES
11.5. TIEMPOS DE SET-UP Y DE HOLD11.6. ESTRUCTURAS DE MEMORIA DE UNA FASE DE RELOJ
11.6.1.REGISTRO ESTTICO DE UNA FASE DE RELOJ11.6.2.OTROS REGISTROS ESTTICOS
11.6.2.1. Latch esttico c2MOS11.6.2.2. Latch con solo una puerta de transmisin11.6.2.3. Celda RAM esttica11.6.2.4. Registros con Set y Reset asncronos11.6.2.5. registro con set y reset sncrono:
11.6.3.REGISTROS DINMICOS11.6.3.1. Registro de desplazamiento dinmico11.6.3.2. Registro C2MOS
11.7. ESTRUCTURAS LGICAS DE UNA FASE DE RELOJ11.8. LGICA NORA
11.8.1.ESTRUCTURA NORAN-P-C2MOS11.8.2.LGICA NOR MIXTA11.8.3.TRUE SINGLE-PHASE CLOCKED LOGIC (TSPCL)11.8.4.SPLIT-OUTPUT
11.9. DOS FASES DE CK
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11.9.1.ESTRUCTURAS DE MEMORIA DE DOS FASES DE CK11.10. ESTRUCTURAS LGICAS DE DOS FASES DE RELOJ11.11. ESTUDIO DEL RENDIMIENTO DE LOS CIRCUITOS
SECUENCIALES. CLOCK SKEW (DESVIACIONES DE RELOJ)
11.11.1. RETARDO MAXIMO DE PROPAGACION.11.11.2. SINCRONIZACION DE UNA FASE CK.11.11.3. SINCRONIZACIN DE DOS FASES DE RELOJ.
11.12. SINCRONIZACIN DE SISTEMA MEDIANTE PLL (PHASELOCKED LOOP)
12.DISEO DE SUBSISTEMAS DE MEMORIA
12.1. MEMORIAS DE LECTURA/ESCRITURA.12.2. CELDAS RAM
12.2.1.CELDA DE 6 TRANSISTORES12.2.2.CELDA DE 4 TRANSISTORES Y CARGA RESISTIVA.12.2.3.CELDA DE 5 TRANSISTORES12.2.4.CELDA DE 4 TRANSISTORES (DINAMICA)12.2.5.CELDA DE TRES TRANSISTORES12.2.6.CELDA DE UN TRANSISTOR
12.3. LECTURA DE MEMORIAS ESTTICAS
12.3.1.LECTURA CON PRECARGA12.3.2.OTRO CIRCUITO DE PRECARGA MEDIANTE TRANSISTORES N
12.4. RAM SIN PRECARGA (CARGA ESTATICA)12.5. CIRCUITOS PERIFERICOS
12.5.1.SENSORES AMPLIFICADORES12.5.2.AMPLIFICADOR DIFERENCIAL12.5.3.AMPLIFICADOR CURRENT-MIRROR12.5.4.OTRO AMPLIFICADOR
12.6. AMPLIFICADORES DE UNA ENTRADA
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Introduccin
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1. INTRODUCCIN
1.1 PERSPECTIVA HISTORICA1925 Lilienfeld da los principios bsicos de los transistores MOS
1935 Oheil da una estructura similar a los MOS actuales 1947 Bell inventa el transistor 1949 Aparecen los transistores bipolares
De las dos tecnologas aparecidas es la bipolar la que se desarrollacon ms fuerza
1960 Aparece la tecnologa bipolar TTL: Es la primera familia lgica que realmente tiene xitos como circuito
integrado.
Su principal ventaja frente a otras era su gran densidad de integracin y dehecho supuso la primera gran revolucin dentro del los circuitos integrados
Hasta los aos 80 esta tecnologa era la que dominaba el mercado Pero tenia un importante problema: el gran consumo de potencia limitaba
la capacidad de integracin de los circuitos.
Esta es la razn de que se continuara a lo largo de todos estos aos en lastecnologas MOS.
El gran problema de los circuitos MOS desde que en 1925 se enunciaron susprincipio era la gran dificultad tecnolgica para su fabricacin.
La primera tecnologa MOS que se utilizo fue la CMOS pero otra vez la grandificultad tecnologa de su fabricacin hizo desistir de ello y se empez a utilizar
la PMOS.
La segunda revolucin del circuito integrado apareci cuando 1970 Intel fabrico elprimer microprocesador 4004 y en 1974 el 8080 totalmente en tecnologa NMOS,
cuyas principales caractersticas eran ser ms rpida que la PMOS.
De manera paralela en 1970 aparece la primera memoria semiconductora de grandensidad (1K)
El principal problema de la tecnologa NMOS era el gran consumo de potenciaque tena.
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Introduccin
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En la actualidad la tecnologa ms usada (80-90% de los circuitos) es la CMOScuyas principal caracterstica es el bajo consumo de potencia y la robustez.
Existen en la actualidad otras tecnologas: BiCMOS que combina tecnologa MOS y bipolar que se usa para
memorias de alta velocidad o Gate arrays
ECL tecnologa bipolar de alto rendimiento Arseniuro de galio
DENSIDADES Y FRECUENCIAS En 1960 Moore predijo que el nmero de transistores que se podra integrar en un
circuito crecera exponencialmente con el tiempo.
La ley de Moore que se ha cumplido hasta el momento
En la actualidad : se integran millones de transistores frecuencias de 200mhz
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Introduccin
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1.2 DEL DISEADOR DE CIRCUITOS INTEGRADOS En sus inicios el diseo de un circuito consista en el estudio individualizado decada transistor buscando su optimizacin y su perfecta localizacin en el entorno. En la actualidad un diseo puede incluir varios millones de transistores, luego su
tratamiento individualizado es imposible. Esto da lugar a la aparicin de
metodologas de diseo rgidas y estrategias que son automatizables mediante
herramientas CAD.
En lugar de una aproximacin individualizada el circuito se aborda de una manerajerrquica. Es decir, el circuito se ve como una coleccin de mdulos, siendo un
mdulo un conjunto de mdulos o de celdas.
Estas celdas se reutilizan tanto como sea posible para reducir el esfuerzode diseo
La jerarquizacin del estudio del un circuito integrado da lugar al concepto deabstraccin.
En cada nivel de diseo los detalles internos de un mdulo complejo puedenabstraerse y sustituirse por un modelo de comportamiento o caja negra.
Esta caja negra contiene toda la informacin para poder conectar elmdulo en el nivel de jerarqua superior.
Ventaja: en lugar de tener que trabajar con miles de transistores eldiseador trabaja con mdulos sencillos caracterizados por un pequeo
conjunto de parmetros.
Esta filosofa de diseo ha provocado la aparicin de herramientas CAD, sin lascuales no sera posible la complejidad de los circuitos actuales. Estas herramientas
incluyen
Simulaciones lgicas y elctricas Generacin de layout Sntesis Verificacin
Para evitar el rediseo y reverificacin se usan mdulos de memoria y aritmticospuertas bsicas ya diseadas e incluidas en las bibliotecas de celdas estndar.
Incluso el pentium las usa
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Introduccin
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El anlisis anterior conduce a pensar que con herramientas CAD y el diseomodular la existencia de diseadores de circuitos integrados con conocimientos
profundos del funcionamiento electrnico de los diseos queda trasnochado.
Que necesidad existe de conocer el comportamiento de los de lostransistores o de las capacidades y resistencias parsitas?
Que necesidad existe de conocer entidades inferiores a puertas ymdulos?
A continuacin se dan algunos razones de peso: Todava hay que disear e implementar las bibliotecas de mdulos, dado
que el importante avance de las tecnologas hace que sean inservible las
celdas de una tecnologa para la siguiente.
Crear el modelo de una celda o mdulo requiere un conocimiento de laoperacin interna que realiza.
El diseo basado en libreras trabaja correctamente cuando las ligaduras noson excesivamente fuertes.
Ejemplo es el circuito ASIC; el objetivo una solucin integrada derpido funcionamiento.
Este no es el caso de muchos diseos, como los microprocesadores,que fuerzan el diseo hasta los limites de la tecnologa, en estos
casos los mdulos se hacen a medida
El modelo de abstraccin es solo vlido hasta ciertos grados
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Introduccin
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1.3 EL CICLO DE DISEO VLSI Como otros productos de ingeniera la manufactura de un circuito integrado se
compone de Diseo del producto Fabricacin Test
En lo que respecta al ciclo de diseo los objetivos que de be cumplir Alcanzar un diseo ptimo del producto Ciclo de diseo corto
La principal caracterstica del ciclo de diseo de un CI es que en la actualidad estaen su mayor parte automatizado.
Debido al gran nmero de componentes y de detalles que requiere el proceso defabricacin, el diseo no tendra sentido sin las herramientas automticas
Efectos de la automatizacin: Mejores optimizaciones de rendimiento, rea, potencia Ciclos de diseo cortos Bajo coste por unidad Introduccin en muchos campos de la ciencia y de la vida diaria
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1.3.1 FASES DEL CICLO DE DISEO Se puede ver el ciclo de diseo de un circuito integrado como una sucesin de
fases en cada una de las cuales se transforma la representacin del sistema.
FASES Especificacin del sistema Diseo funcional Diseo lgico Diseo circuito Diseo fsico
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Introduccin
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ESPECIFICACIN DEL SISTEMA QUE Descripcin de alto nivel Factores a tener en cuenta
Rendimiento Funcionalidad a implementar Dimensiones fsicas
Eleccin de la tecnologa de fabricacin Tcnicas de diseo
DISEO FUNCIONAL
CMO Primera descomposicin en mdulos Estructura del sistema Se consideran aspectos de comportamiento El resultado de la fase es un diagrama de relacin entre unidades
funcionales
DISEO LGICO Se obtienen y comprueban las expresiones booleanas Se pueden representar los mdulos mediante ecuaciones booleanas que se
pueden optimar
DISEO DEL CIRCUITO QUIN Desarrollo de una representacin del circuito basada en el diseo lgico Las expresiones lgicas se convierten en una representacin del circuito
teniendo en cuanta las especificaciones de potencia y velocidad Comportamiento elctrico de las partes crticas
DISEO FSICO La representacin de cada componente se convierte en representacin
fsica
Layout Los detalles del layout dependen de las reglas de diseo
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Es uno de los pasos ms complejos El diseo se verifica para comprobar que el layout cumple las
especificaciones DRC y extraccin elctrica
DRC.- verifica que el circuito cumple las reglas de fabricacin extraccin verifica la funcionalidad del circuito, generando la
funcionalidad del circuito a partir del layout
FABRICACIN Preparacin de la oblea Deposicin y difusin de materiales en la oblea segn la descripcin del
layout
tamao tpico de la oblea es de 10 cm
ENCAPSULADO Despus de la fabricacin la oblea se corta en dados cada circuito(dado) se encapsula y se prueba El encapsulado es el encargado de eliminar el calor que genera la
disipacin del circuito.
El ciclo de diseo conlleva iteraciones tanto dentro de un paso como entrepasos
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1.4 BREVE HISTORIA DE LA HERRAMIENTAS CAD 1950-1965 diseo manual 1965-1975
Editores de layout Rutadores automticos para PCB Algoritmos de particin eficientes
1975-1985 Herramientas de ubicacin automtico Fases de diseo bien definidas Importante desarrollo terico en todas las fases del diseo
1985-hoy Ubicacin y rutado Algoritmos paralelos de diseo fsico Desarrollo de la teora de grafos Optimacin combinatoria de layout.
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1.5 ESTUDIO LGICO DE LOS TRANSISTORES MOS
oxido
sustrato
polisilicio
Sustrato B
Fuente S Drenador D
Puerta G
difusiones
Se realiza una aproximacin cualitativa al comportamiento lgico de los MOS Un dispositivo MOS esta fabricado de los siguientes layers
Difusin cuya misin es transmitir la seal Polisilicio. Seal de control Oxido aislante Metal hilado
Los recursos pueden ser NMOS portador mayoritario son negativos e
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PMOS portadores mayoritarios positivos h+
CONTACTOS Gate .Puerta. es el contacto que controla la corriente que fluye por el transistor. Se
implementa en Polisilicio
Fuente (S) y Drenador (D), son los terminales del interruptor. Fsicamenteequivalentes. El nombre depende de la direccin del flujo
Sustrato o Body (B) .No se tiene en cuenta en esta aproximacin Modo de funcionamiento. Al aplicar un potencial en la puerta se crea un canal
entre las difusiones de la misma polaridad que estas a travs de la cual fluyen los
portadores mayoritarios.
1.5.1 SUPOSICIONES PARA EL ESTUDIO DEL TRANSITOR MOS Simplificando un transistor se puede ver como un interruptor sencillo
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Uno lgico , suele ser un valor comprendido entre 1.5 y 15 voltios. Tambien se lellama alimentacin y se le suele representar por Vdd
Cero lgico. Suele tener el valor 0 voltios. Tambin se le llama tierra y se lerepresenta por Gnd
Por convenio la corriente la proporciona el Vdd y la elimina el Gnd es decir elsentido de los portadores positivos ( de ms a menos).
La dureza mide la capacidad de suministrar o eliminar corriente . Esta durezapuede variar. Las salidas siempre tendrn mayor dureza que las entradas
Vdd y Gnd suministran la mayor dureza
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1.5.2 INTERRUPTOR NMOS Los Portadores mayoritarios son las cargas negativas Cuando Gate =1 la fuente y el drenador se unen mediante un cana de tipo N, luego
el transistor conduce
Cuando traslada un cero de la fuente al drenador es un interruptor perfecto Cuando traslada un uno se degenera la seal
G=1
G=0G
D
D
VSVD
D
S
SS
G=0
Buen 11
G=0
Mal 00
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1.5.4 INTERRUPTOR CMOS Combinacin en paralelo de un interruptor NMOS y un interruptor PMOS Transmite bien tanto el cero como el uno La seal de control del NMOS es la seal de control del PMOS complementada Otros nombres son:
puerta de transmisin puerta de paso
Not S
S
Buen 00
Buen 11
Not S
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1.6.2 PUERTAS NAND CMOS DE M ENTRADAS Estructura muy similar a la del inversor CMOS rbol de pull up
Que proporciona el uno M transistores en paralelo Conectados a Vdd y a la salida
rbol de pull down que Proporciona el cero M transistores en serie conectado a Gnd y a la salida
a b Vout0 0 1
0 1 1
1 0 1
1 1 0
Vout
B
A
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1.6.3 PUERTA NOR CMOS DE M ENTRADAS Arbol de pull down: transistores N en paralelo conectadas a la tierra y al Vout Arbol de pull up: transistores P en serie conectados a Vdd y Vout
a b Vout
0 0 1
0 1 0
1 0 0
1 1 0
Vout
B
A
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1.6.4 PRINCIPALES CARACTERISTICAS DE LA LGICA CMOSPara cualquier entrada siempre existe un camino desde la tierra o la alimentacin a
Vout, esto indica que los Potenciales de salida son totales, es decir mxima dureza.A este tipo de lgicas se les llama totalmente restaurada
Esta caracterstica tambin tiene como efecto que no sea una lgica proporcional. Es
decir no hace falta que los transistores guarden relaciones de tamao entre ello para
que alcance la salida los valores lgicos correctos. Esto simplifica el diseo, y
tambin tendr una importante consecuencia y es que los mrgenes de ruido sern
grandes.
Con la seal estable no existe nunca un camino directo entre Vdd y Gnd (lo
contrario de lo que ocurre en estilos de diseo con un solo tipo de canal NMOS o
PMOS o con los bipolares o arseniuro de galio. Esto da lugar a baja disipacin de
potencia esttica que es la principal caracterstica de los circuitos CMOS.
Memorias densas y de baja disipacin. El potencial necesario para conectar una puerta es un porcentaje fijo de Vdd
A este potencial se le llama VT = 0,2 Vdd Densidad del circuito inferior al de otras lgicas, 2n transistores por cada n
entradas
Layout: da lugar a estilos de layout regulares y automatizables Su robustez asegura el buen funcionamiento final del sistema. Si las ligadura de sincronizacin son flojas se puede relajar mucho su estudio. Existe una gran cantidad de herramientas CAD disponibles para su diseo. Ejemplo de diseo de una puerta cmos: ab+cd
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1.6.5 LGICA DE MULTIPLEXORES Se lleva a cabo con puertas de paso CMOS Los multiplexores son claves en los elementos de memoria CMOS y en las
estructuras de manipulacin de datos
La funcin lgica que implementa un multiplexor es:y= i=0 2
N-1 Xi.Mi
AS+BnotS
B
A
S
Not S
Not S
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Introduccin
Diseo de Circuitos Integrados I Juan Lanchares 1-19
1.6.6 ELEMENTOS DE MEMORIA1.6.6.1Biestable D
CK
Q
nQDato
Carga por nivel Se compone de un multiplexor de dos entradas y de dos inversores
Siendo D la entrada de datos CK la seal de reloj que carga el dato Q la salida de datos
Cuando CK=0 se establece una realimentacin entre los inversores lo que produceque el estado actual de Q quede almacenado.
Q
nQDato
la entrada D se ignora Cuando CK=1 cualquier cambio en D se trasmite a Q
Q
nQDato
Se interrumpe el camino de realimentacin Principal inconveniente es que el dato que se quiere guardar debe estar estable
durante todo el ciclo de reloj
Si se utiliza en circuitos realimentados genera realimentaciones indeseadas. la solucin es la carga por flanco
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Introduccin
Diseo de Circuitos Integrados I Juan Lanchares1-20
1.6.6.2 Carga por flanco
CK
DatonQm
Q
Combinando dos biestables de carga por nivel se consigue uno de carga porflanco. Por convenio al primer biestable se le llama maestro y al segundo esclavo
Su principal ventaja es que la entrada y la salida estn siempre aisladas. Evitarealimentaciones indeseadas.
Mientras CK =0 nqm=f(d) pero la salida q est aislada de la entrada y por lotanto el dato est almacenado.
Dato
nQmQ
Justo en el instante de transicin de 0 a 1 el maestro deja de hacer un muestreo ycarga el dato que aparece a la puerta del esclavo como nqm
DATO nQmQ
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Introduccin
Diseo de Circuitos Integrados I Juan Lanchares 1-21
1.7 PRINCIPALES CARACTERSTICAS DE LA LGICACMOS
Lgica totalmente restaurada(salidas a Vdd a Gnd). Los tiempos de transicin son del mismo orden. Memorias densas y de baja disipacin. Las puertas de transmisin manejan los dos valores lgicos correctamente. La disipacin de potencia esttica es prcticamente nula. El potencial necesario para conectar una puerta es un porcentaje fijo de Vdd
A este potencial se le llama VT = 0,2 Vdd Densidad del circuito inferior al de otras lgicas, 2n transistores por cada n
entradas
Layout: da lugar a estilos de layout regulares y automatizables Su robustez asegura el buen funcionamiento final del sistema. Si las ligadura de sincronizacin son flojas se puede relajar mucho su estudio. Existe una gran cantidad de herramientas CAD disponibles para su diseo.
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Introduccin
Diseo de Circuitos Integrados I Juan Lanchares1-22
1.8 TECNOLOGA CMOS VS OTRAS TECNOLOGAS Las tecnologas utilizadas habitualmente son:
CMOS BIPOLAR ARSENIURO DE GALIO BICMOS
El arseniuro de galio es la tecnologa ms rpida, siguindole la bipolar y laCMOS.
La tecnologa CMOS es la de ms alta densidad y menor consumo por puerta. La CMOS se puede usar para diseos analgicos, pero da mejor rendimiento la
bipolar, se suele usar por ser la mas barata, cuando las necesidades analgicas son
poco elevadas
Sus costes de diseo son los ms bajos debido a la gran cantidad de herramientasautomticas y al desarrollo de las celdas estndar.
La tecnologa BiCMOS es una combinacin de tecnologa bipolar y tecnologaCMOS que se usa para circuitos con seales DC y AC.
La tecnologa CMOS es la mas utilizada.
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Metodologas de Diseo
Diseo de Circuitos Integrados I Juan Lanchares 2-1
2.METODOLOGAS DE DISEOLa enorme complejidad que han alcanzado los circuitos integrados en la actualidad a
forzado la aparicin de un sin fin de herramientas automticas cuyo principal
objetivo es hacer la tarea de diseador ms fcil y conseguir circuitos ms fiables.
Estas herramientas se pueden clasificar en tres grandes grupos:
Anlisis y verificacin que examinan el comportamiento de un circuitos yayudan a determinar si se cie a las especificaciones.
Sntesis e implementacin.- ayudan al diseador a generar el esquemticoo el layout testabilidad sirven para validar el funcionamiento del circuitos una vez
diseado.
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Metodologas de Diseo
Diseo de Circuitos Integrados I Juan Lanchares2-2
2.1 SIMULACINSi duda las herramientas que inicialmente mas ayudan al diseador de circuitos son
las herramientas de simulacin.
La simulacin consiste en introducir en las entradas de circuito unas seales
determinadas y para comprobar la forma de las seales de salida, de manera que si el
circuito fuera correcto deberan coincidir con la funcionalidad implementada.
Una de las principales ventajas de la simulacin es su controlabilidad, observabilidad
y facilidad de uso
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Metodologas de Diseo
Diseo de Circuitos Integrados I Juan Lanchares 2-3
2.1.1 SIMULACIN A NIVEL DE CIRCUITOUna de las primeras herramientas de simulacin que existieron y una de las ms
utilizadas en la actualidad es el SPICE, desarrollado en la Universidad de Berkeley.
Es un simulador del comportamiento electrnico de los circuitos cuya principal
ventaja es la gran exactitud de sus anlisis.
En general los simuladores elctricos se basan en la resolucin de matrices de
ecuaciones que relacionan voltajes, corrientes y resistencias. Como ya se ha indicado
su principal ventaja es su gran exactitud. Como contrapartida tiene el inconveniente
de que debe tener en cuenta gran cantidad de pequeos de talles de los transistores,
as como los efectos secundarios de estos, lo que la hacen inservibles para los
circuitos de cierto grado de complejidad.
El tiempo de simulacin es proporcional a NM
donde N es el nmero de dispositivos
no lineales del circuito y M puede se encuentra entre 1 y 2
Se usa para verificar en detalles pequeos trozos de circuito
Hacen un tratamiento continuo de comportamiento del diseo, es decir suponiendo
que el circuito se encuentra alimentado entre 0v y 5v estudia las transiciones en el
tiempo que toma la salida del circuito al pasar de 0 a 5 o de 5 a 0 pasando por todos y
cada uno de los posibles potenciales.
De todos modos no se debe asumir implcitamente la exactitud total del rendimiento
que predicen estas herramientas debido a diversos factores como son:
Inexactitud de los modelos de los parmetros de los modelos MOS
Uso de modelos MOS inapropiados
Inexactitud de las resistencias y de las capacidades parsitas
En la actualidad todas las herramientas relacionadas con SPICE proporcionan
diferentes niveles de modelo segn el grado de exactitud que se desee obtener en la
simulacin. Los modelos mas simples estn pensados para acelerar los procesos de
simulacin, mientras que los modelos mas complejos se usan para simulaciones mas
exactas.
El problema de la inexactitud de las capacidades y resistencias parsitas solo
se puede solucionar una vez realizado el layout del circuito.
La herramienta de CADENCE proporciona una herramienta de simulacin
llamada SPECTRE.
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2.1.2 SIMULACIN DE TIMMINGRealiza una simulacin menos completa y exacta que realizada por los simuladores
elctricos, pero tiene la ventaja de tener tiempos de ejecucin dos ordenes de
magnitud menores.
En lugar de resolver matrices de ecuaciones resuelve ecuaciones ms sencillas o
aplica tablas de look-up
Al ser bastante menos complejos que las simulaciones elctricas se pueden usar para
simular circuitos de mayor complejidad complejos.
Margen de error del 10-20%
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Metodologas de Diseo
Diseo de Circuitos Integrados I Juan Lanchares 2-5
2.1.3 SIMULACIN LGICANo trabajan con transistores sino con puertas lgicas
Como hemos visto debido a la gran cantidad de informacin que manejan la
simulacin elctrica es ineficaz para circuitos de cierta complejidad.
Esta es la razn de que haya aparecido simuladores lgicos. La diferencia entre
ambos es que en el simulador lgico se trabajan exclusivamente con los valores
Booleanos 0 y 1 para determinar el comportamiento de los circuitos.
Debido a que solo nos interesan los valores 0 o 1 finales que toman los circuitos y a
la elevada abstraccin de informacin que realiza la herramienta, puesto que la
descripcin booleana de cada puerta es perfectamente conocida, las simulaciones
lgicas son mucho menos complejas y por lo tanto mucho ms rpidas que las
simulaciones elctricas, pero tambin menos exactas, en cuanto a comportamiento
elctrico. La simulacin lgica se utiliza para simular circuitos de cierta complejidad,
y comprobar su funcionalidad.
A estos simuladores se le pueden aadir informacin de timming y retardo de las
puertas que utilizan para la simulacin, adems de clculos estadsticos calculados
estadsticamente en funcin del nmero de puertas lgicas que puede formar el
circuito.
El retardo de estas puertas se suele calcular segn la siguiente expresin:
Tpuerta=Tintrinseco+CloadTload:
siendo
Tpuerta el retardo por puerta
Tintrinseco el retardo intrnseco de la puerta (no debido a la carga)
Cload- la capacidad de carga
Tload el retardo por unidad de cargaLos simuladores lgicos que incluyen estas informaciones son muy exactos para
lgicas bien caracterizadas como la CMOS.
En la simulacin los valores de los parmetros del diseo , tales como
mrgenes de ruido, propagacin del retardo o energa disipada se determina
aplicando un conjunto de vectores de excitacin en la entrada y sacando
conclusiones de los vectores de salida, esta opcin es muy flexible pero tiene la gran
desventaja que depende enormemente del los vectores que se elijan, de tal manera
que las conclusiones extradas pueden ser falsa. En definitiva no se tiene en cuenta
las estructura del circuito.
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Metodologas de Diseo
Diseo de Circuitos Integrados I Juan Lanchares 2-7
2.2 VERIFICACIN
La verificacin intenta extraer los parmetros del sistema directamente de ladescripcin del circuito. Por ejemplo el camino critico de un circuito puede extraerse
al observar un esquemtico o una descripcin del mismo. Tienen la ventaja de que no
dependen de la eleccin de un determinado vector de excitacin. El problema es que
necesitan una comprensin del estilo de diseo elegido.
Las herramientas de verificacin deben analizar los circuitos, luego deben incluir
gran cantidad de informacin sobre los estilos y tecnologas de diseo y modos de
sincronizacin. Esto hace que una herramienta de verificacin diseada para
circuitos con el estilo de diseo CMOS, no sea valida para circuitos con el estilo de
diseo NP ZIPPER.
Verificacin elctrica:Dado el esquemtico de transistores de un circuito es sencillo comprueba que se
cumplen un con junto de reglas. Por ejemplo para un estilo de diseo C2MOS
comprueba que el nmero de inversiones entre dos inversores C2MOS es impar. En
cambio para un estilo pseudoNmos, comprueba que existe una relacin correcta entre
el tamao del canal del transistor P y los canales de los transistores n, y de estamanera unos mrgenes de ruido correctos.
El sentido comn y el conocimiento de los estilos de diseo ayudan a disear
grandes conjuntos de reglas que ayudan a verificar los problemas.
Verificadores de timming.
Segn se va haciendo el circuito ms complejo es ms difcil determinar cual es el
camino critico del diseo, informacin que se vena obteniendo con los simuladores
de timming.
Una posible solucin podra ser ejecutar una simulacin extensivacon la herramienta
,que llevara mucho tiempo. Pero ni siquiera en este caso podramos asegurar que los
vectores de excitacin recorren el camino crtico.
Un verificador de timing recorre la red elctrica y ordena todos los caminos en
funcin de su retardo. Este retardo se puede calcular de mltiples maneras. Por
ejemplo sustituyendo los transistores por sus retardo RC. Muchos simuladores
obtienen mediante este mtodo el camino crtico y posteriormente realizan una
simulacin pata determinar con mayor exactitud su retardo.
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Metodologas de Diseo
Diseo de Circuitos Integrados I Juan Lanchares2-8
Un problema habitual en estos verificadores es determinar falsos caminos crticos
que no se van a recorrer jamas.
Ejemplo:
sumador con carry bypass. Este sumador se supone implementado mediante ungenerador de carry, La seal de entrada al primer generador de carry se propaga a la
salida cuando p0=p1=p2=1. Haciendo la seal de bypass=p0p1p2 acelero el
proceso luego el camino critico que atraviesa todos los generadores de acarreo es
falso porque nunca se recorre.
Falso camino crtico
bypass
Co,0
G0P0
FACo,1
G1P1
FACo,1
G2P2
FA
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Diseo de Circuitos Integrados I Juan Lanchares 2-9
VERIFICACIN FUNCIONAL (O FORMAL)
Cualquier componente de un sistema independientemente de su nivel de jerarqua se
puede describir en funcin de sus entradas y de un estado interno.
Si se unen todos estos componentes se conseguira describir el sistema. La
verificacin funcional consiste en comparar la especificacin resultante con la
especificacin inicial del sistema. Aun que no idnticas estas dos descripciones
necesitan ser equivalentes para que el circuito sea equivalente.
Esta herramienta es el sueo de todo diseador de circuitos. Comprobar que el el
diseo cumple las especificaciones propuestas.
Desgraciadamente este es un problema muy complejo que an est por resolver.
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2.3 SNTESIS DE DISEOSEn diseo se define como la transformacin de una entidad de diseo descrita desde
un punto de vista del comportamiento a una descripcin estructural.
Segn los diferentes niveles de abstraccin a los que trabajemos se pueden definir
diferentes niveles de sntesis :
Sntesis de arquitectura Sntesis RTL Sntesis lgica Sntesis a nivel de circuito
(i: 1..16)::
Sum=Sum*Z-1+coeff[i]*in*Z-1
FSM
*
me
1
0
2
3
D
VoA
VoB
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Diseo de Circuitos Integrados I Juan Lanchares 2-11
2.3.1 SNTESIS DE ARQUITECTURATambin llamada de comportamiento o de alto nivel.
Obtiene una descripcin estructural de un sistema a partir de una descripcin de
comportamiento. En definitiva consiste en determinar que recursos se necesitaran
para ejecutar dicha tarea :
Unidades funcionales Memorias Buses Controladores
Emparejando las operaciones a recursos hardware y determinando el orden de
ejecucin de las operaciones, no perdiendo nunca de vista las ligaduras de rea,
tiempo o potencia.
Estas herramientas han tenido un amplio desarrollo acadmico, pero inicialmente su
penetracin en el mercado no fue todo lo profunda que se poda desear. Las razones
fueron:
La falta de una definicin concreta de como se defina una arquitectura sobre
todo a nivel de microprocesadores
La sntesis de alto nivel presupona herramientas de sntesis a nivel RTL que
se han obtenido solo hace poco tiempo
Durante mucho tiempo la sntesis de alto nivel se concentr solo en unos
aspectos dejando otros totalmente olvidados como es el caso de los del
impacto de las interconexiones en el diseo total.
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2.3.2 SNTESIS RTLToma una descripcin RTL y la convierte a una serie de registros y lgicacombinacional.
En esta etapa la arquitectura del diseo ha sido ya capturada.
Habitualmente las descripciones RTL se pueden capturar mediante lenguajes de
descripcin de HW,
flujo de control mediante sentencias if then else y case
iteraciones
jerarquaanchos de palabra vectores de bits y campos
operaciones secuenciales y paralelas
especificaciones de registros
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Diseo de Circuitos Integrados I Juan Lanchares 2-13
2.3.3 SNTESIS LGICAPartiendo de una descripciones a nivel lgico se obtiene una netlist de puertas
lgicas que suele estar optimada en rea , tiempo o consumo de potencia.
La entrada de comportamiento se puede especificar de diferentes formas como puede
ser:
Mquinas de estados finitos Diagramas de estados Esquemticos Ecuaciones booleanas Tablas de verdad Descripciones de lenguaje de alto nivel
Las tcnicas difieren segn el circuito sea combinacional o secuencial o la tecnologa
final de implementacin, como PLAS, celdas estndar, o FPGAS.
La sntesis consiste en una secuencia de pasos de optimizacin que dependen de los
parmetro a optimizar
Generalmente se puede dividir en dos fases
Independiente de la tecnologa, donde la lgica se optimiza mediante
operaciones algebraicas o booleanas
Correspondencia con la tecnologa, en la que se vuelca sobre una tecnologa
determinada la descripcin obtenida en el paso anterior.
Esta sntesis lgica se suele clasificar en sntesis combinacional y sntesis secuencial.
La sntesis combinacional a su vez se divide en sntesis de dos niveles y sntesis
multinivel.
Las herramientas de sntesis de dos niveles fueron las primeras que estuvieron
disponibles
El programa ESPRESSO [Brayton] desarrollado en la universidad de Berkeley es elprograma de sntesis de dos niveles ms conocido. Estaba pensado para utilizarlo
sobre tecnologas muy regulares como por ejemplo las PLAs que se adaptaban
perfectamente a la lgica de dos niveles. Al ser de las primeras herramientas
automticas de sntesis que existan forz a la implementacin de lgica aleatoria
(estructura multinivel) mediante PLAS ( estructura de dos niveles).
Poco despus apareci la primera herramienta de sntesis multinivel, MIS
(Multilevel, Logic Synthesis) desarrollada tambin por Brayton en Berkeley. Esto
forz una evolucin de la tecnologa hacia el uso de celdas estndar, de estructura
claramente multinivel.
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Diseo de Circuitos Integrados I Juan Lanchares2-14
En cuanto a la sntesis de sistemas secuenciales se orient principalmente a la
reduccin del nmero de estados.
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Diseo de Circuitos Integrados I Juan Lanchares 2-15
2.3.4 SNTESIS DE CIRCUITOSLa tarea de la sntesis de circuitos es trasladar la descripcin lgica de un circuito a
una red de transistores, generalmente intentando cumplir unas ligaduras de tiempo.
Este nivel de sntesis y la correspondencia con la tecnologa estn muy relacionados.
En realidad la correspondencia con la tecnologa es el puente entre la sntesis lgica
y la sntesis fsica.
Este proceso se puede dividir en dos etapas.:
La primera consiste en la obtencin de un esquemtico de transistores a partir de las
ecuaciones lgicas. Esta tarea se divide a su vez la definicin del estilo del circuito
por el diseador (esttica complementaria, de transistores de paso, dinmica,
DCVSL) y en la construccin de una red lgica.
La segunda es la de bsqueda de los tamaos de los transistores que ayudan a
alcanzar las ligaduras de rendimiento. La eleccin de un determinado tamao,
repercute sobre el rendimiento , el rea y la disipacin de potencia.
Esta herramienta es muy potente pero no se ha desarrollado todo lo que cabra de
esperar. La razn es que los resultados de una celda estndar influyen demasiado
sobre el resultado final del circuito como para dejarlos a manos de una herramienta .
Dentro de estas fase se incluyen las herramientas de ubicacin y rutado automtico
que han tenido un desarrollo muy importante en los ltimos aos.
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Diseo de Circuitos Integrados I Juan Lanchares2-16
2.4 VALIDACIN Y TESTUna vez que el dispositivo esta fabricado como se sabe si ha sido fabricado
correctamente. Una vez que el circuito se integra en el sistema es muy costosa lacorreccin del fallo.
Por otro lado conviene saber que un diseo correcto no garantiza que el componente
funcionar. Existen errores de fabricacin debidos a las impurezas del material
empleado o a errores de proceso. Adems tambin pueden introducir mal
funcionamientos las pruebas posteriores a la fabricacin a los que se someten los
componentes( resistencia a la temperatura)
Los fallos ms tpicos son cortocircuitos en los hilos .
Comprobar el comportamiento del circuito bajo todas las posibles condiciones de
entrada no es tan sencillo como puede parecer. En la fase de diseo se tiene acceso
ilimitado a todos los nodos de la red esto no se puede hacer cuando el circuito est
fabricado. En este caso la nica informacin comprobable se reciben travs de los
pines de entrada salida.
Lo costoso y difcil de la operacin de deteccin de fallos de fabricacin hace que se
deba tener en cuenta el test del sistema desde las ms tempranas fases de diseo, por
ejemplo sabiendo que algunas modificaciones en un circuito pueden ayudar a validar
la ausencia de fallos. A este estilo de diseo se le denomina diseo para testabilidad(DFT) Esta estrategia contiene dos componentes:
proporcionar la necesaria circuitera para conseguir un test efectivo y
comprensible
proporcionar los necesarios patrones de test que se deben emplear durante la
fase de test.. Por razones de costo es conveniente que la secuencia de test sea
lo ms corta posible mientras cubre la mayora de fallos.
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2.4.1 TEST DE VALIDACINSegn el objetivo que busquen los test se clasifican en:
Test de diagnostico: se usan durante el depurado del chip. Detectado un fallodel circuito detectar la causa.
Test funcional. Comprobar si cumple las funcionalidad especificada. Esteproblema es el ms simple, puesto que la respuesta esperadas es si o no .
Dado que se debe ejecutar sobre cada circuito debe ser un test lo ms sencillo
posible para que su impacto sobre el costo sea lo menor.
Test paramtrico.- Comprueba parmetros no discretos como los mrgenesde ruido, los retardos de propagacin, la mxima frecuencia de reloj.
La forma de trabajar es la siguiente se somete el circuito a unos vectores de test.
Estos vectores incluyen informacin sobre las ondas aplicadas, los niveles de voltaje,
la frecuencia de reloj y la respuesta esperada. Y se comparan la respuesta esperada
con la respuesta obtenida. Si se detectan diferencias la parte correspondiente se
marca como fallo
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Metodologas de Diseo
Diseo de Circuitos Integrados I Juan Lanchares2-18
2.4.2 DISEO PARA TESTABILIDADVamos a suponer un circuito combinacional, que se quiere validar exhaustivamentemediante todos los vectores de test posibles. Suponindole N entradas quiere decir
que tenemos que generar 2N
patrones. Suponiendo N=20 entradas esto quiere decir
que necesitamos ms de un milln de patrones. Suponiendo que la velocidad de test
de un patrn es de 1micro segundo, la validacin total del mdulo es de un segundo.
Esto en principio no parece mucho tiempo. Vamos a ver que es lo que ocurre con un
sistema secuencial. Estos sistemas no dependen solo de la entrada, tambin dependen
del estado, suponiendo que el sistema tiene N estados el nmero total de vectores a
validar es 2N+M
donde M es el nmero de registros de estado. Para una maquina de
estados de tamao moderado, por ejemplo M=10 esto quiere decir que el nmero dees prximo al billon lo que tomara 16 minutos, que en principio pare que es una
cantidad de tiempo sin importancia.
El problema es que estos dos ejemplos son excesivamente sencillos. Si
queremos hacer la prueba para un microprocesador cuya mquina secuencial necesita
50 registros de estado necesitaramos ms de un billon de aos para validarlo
exhaustivamente. La principal consecuencia es que tenemos que utilizar otro tipo de
aproximaciones para tratar el problema. Cualquier solucin al problema debe tener
en cuenta las siguientes premisas:
una enumeracin exhaustiva de todos los patrones contiene gran cantidad de
redundancias. Es decir un fallo sencillo en computador puede ser detectado
por un conjunto de patrones de entrada.. Es decir la deteccin del fallo solo
necesita de uno de los patrones.
Se puede conseguir una reduccin substancial del nmero de patrones,
relajando la condicin de que se deben encontrar todos los fallos. Detectar un
pequeo porcentaje de fallos puede producir un aumento exagerado del
nmero de patrones necesarias para detectarlas. El porcentaje con el que
suelen trabajar es del 95-99% de fallos descubiertos.
Estas premisas solucionan la validacin de los mdulos combinacionales pero
no el de los secuenciales. Para detectar un fallo en un circuito secuencial, no es
suficiente el vector de entrada correcto, tambin el sistema se debe encontrar en el
estado correcto. Es decir el sistema secuencial no responde a una nica entrada sino a
un conjunto de ellas. Esto puede hacer la validacin excesivamente costosa.
Una posible solucin puede ser reconvertir el circuito secuencial en
combinacional. Esto se consigue rompiendo la realimentacin. Este es uno de los
conceptos clave de la metodologa Scan Test. Otra aproximacin posible es dejar que
el circuito realice un autotest.
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Metodologas de Diseo
Diseo de Circuitos Integrados I Juan Lanchares2-20
TEST BASADO EN SCAN
Consiste en convertir todos los registros del sistema en elementos lebles y
escribibles directamente desde el exterior. En definitiva lo que se busca es convertir
el circuito secuencial en un circuito combinacional.Como utilizar un bus de test resulta demasiado caro para el sistema lo que se suele
hacer es comunicar los registros de manera secuencial los unos con los otros, de
manera que la informacin de test entra por un extremo y se propaga hasta la salida.
Esta solucin tiene el inconveniente de que se deben modificar los registros para que
funcionen en dos modos de operacin.
BUILT IN SELF TEST (BIST)
El circuito genera sus propios patrones de test en lugar de necesitar una
aplicacin externa de patrones.
Es una tcnica en la que el propio circuito decide si los resultados obtenidos
son correctos. Generalmente esta tcnica necesita aadir circuitera al diseo para la
generacin y anlisis del diseo
La estructura general es la siguiente:
Controlador detest
Generador de
estmulos
Anlisis de
res uesta
Subcircuito
bajo test
Existen dos aproximaciones para la generacin de patrones. La exhaustiva y la
aleatoria. En la exhaustiva se generan todos los patrones de entrada posibles, y la
aleatoria que selecciona un subconjunto aleatorio de patrones
En la actualidad los patrones de test se suelen generar mediante herramientas
automticas denominadas ATPG( Automatic Test Patron Generation)
Los fallos de fabricacin pueden ser de una gran variedad y se suelen manifestar
como cortocircuitos en la lneas de seal o en las de alimentacin y nodos flotantes.
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares 3-1
3.ESTILOS DE DISEOEl diseo fsico es un proceso muy complejo, y an descomponiendo su realizacin
en diferentes pasos, el desarrollo de cada uno de estas subtareas es muy dura,
computacionalmente hablando. Sin embargo las necesidades del mercado demandan
diseos realizados cada vez en menos tiempo y con un rendimiento de la oblea
mayor, ( entendiendo por rendimiento de la oblea el % de circuitos de
funcionamiento correcto que se pueden obtener de una oblea de silicio).
Para intentar cumplir estas necesidades del diseo, han ido apareciendo a lo
largo de los aos diferentes estilos de diseo, con ligaduras de mayor o menor
importancia que facilitan el diseo fsico, generalmente a costa del ahorro de rea o
de los rendimientos o consumos de potencia.
De manera general los estilos de diseo se pueden clasificar en estilos full-
custom o estilos semicustom. La principal caracterstica del diseo full-custom es
que los diferentes bloques que forman el diseo se pueden colocar en cualquier parte
del area del circuito con la nica condicin que no se solapen entre s.
En cuanto a los estilos del semicustom, algunas partes del diseo estn
prediseadas y localizadas en partes determinadas del rea del silicio.
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares3-2
3.1 EL DISEO FULL-CUSTOMEl diseo full custom es aquel en el que no existe ninguna restriccin a la
hora de realizar la ubicacin ni el rutado de los diferentes mdulos que lo componen.
En este sentido se puede decir que no se utilizan elementos prefabricados y ni
prediseados por el fabricante. Esto significa que el diseador debe poseer grandes
conocimientos de microelectrnica.
En este estilo se debe disear todo el circuito de principio a fin, ayudado ,
como no poda ser de otra forma, por herramientas automticas que facilitan la tarea.
Pero esta ayuda no quita que se requiera un esfuerzo importante para llevar el
proyecto a buen trmino.
El diseador debe indicar exactamente donde quiere
Se divide el circuito en subcircuitos siguiendo algn tipo de criterio como el
funcional. A estos subcircuitos se les llama bloques funcionales. Estos bloques
funcionales pueden tener cualquier tamao
La principal caracterstica de este tipo de diseo es la ausencia total de
ligaduras lo que permite diseos muy compactos
como principal inconveniente est la dificultad del proceso deautomatizacin,. Esta es una de las razones de que se utilice cuando el diseo final
debe ser de rea mnima y adems no tiene demasiada importancia el tiempo de
diseo.
el espacio no ocupado por bloques se utiliza para el rutado. Inicialmente los
bloques se sitan con el objetivo de minimizar el rea pero no se debe olvidar el area
necesaria para realizar el rutado. Generalmente se utilizan varias capas de metal,
En un estilo de diseo jerrquico, un bloque a su vez puede estar compuesto
de otros bloques, que a su vez pueden usar como estilo de diseo el full-custom uotro cualquiera, como
Como principal ventaja esta la gran flexibilidad a la hora de disear lo que
permita alcanzar los ptimos de rea, rendimiento, o potencia. Como principal
desventaja se encuentra el enorme esfuerzo de desarrollo lo que hace que los tiempos
de mercado sean elevados. Otra desventaja es que no se puede asegurar que el
comportamiento elctrico, que el diseador haba supuesto a alguno de los mdulos
sea el correcto.
Solo justificable cuando los costes pueden ser amortizados con un gran volumen de
produccin los microprocesadores y las memorias semiconductoras.
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares 3-3
Cuando los bloques custom pueden ser reutilizados muchas veces por ejemplo
mediante libreras de celdas
Cuando el coste no es demasiado importante
Debido al crecimiento y desarrollo de las herramientas de diseo automtico el rango
de diseos custom se reduce de ao en ao. Incluso algunos procesadores como el
Alpha de DEC disea grandes porciones del mismo mediante estilo semicustom.
Solo las unidades criticas como los operadores de coma flotante y de enteros utilizan
este estilo.
Aunque las herramientas de diseo para estilo full-custom, no son numerosas si
existen algunas de gran utilizadas. como el editor de layout
El editor de layout es la priemra herramienta de trabajo que tuvieron los diseadores
y su objetivo es la generacin de la representacin fsica del diseo.
Puesto que el diseo fsico ocupa una parte importante del tiempo total de diseo de
una celda o nuevo componente este tipo de herramientas est en permanente
desarrollo
Sustrato PPOZO N
P+
P+
P+N+
N+
N+
Vout VddVgnd
P+
N+
P+
N+
P+
N+
Las reglas de diseo son el punto de conexin entre el diseador de C.I. y el
ingeniero de procesos durante la fase de fabricacin.
El principal objetivo de estas reglas de diseo es obtener un circuito con un
rendimiento de produccin optimo (circuitos validos/circuitos no validos) en un
rea lo menor posible sin comprometer la fiabilidad del circuito.
Representan el mejor compromiso entre:
-Rentabilidad de la fabricacin
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares3-4
-Performance del circuito
Las reglas mas conservadoras nos llevan a circuitos que funcionan mejor pero mas
lentos y que ocupan mayor rea.
Las reglas mas agresivas tienen mayor probabilidad de generar mejoras en el
performance, pero estas mejoras pueden daar la rentabilidad.
Las reglas de diseo especifican al diseador ligaduras geomtricas y topolgicas
que deben cumplir los patrones utilizados en el proceso de fabricacin.
Estas ligaduras no son leyes rgidas que se deban cumplir inexorablemente para que
los circuitos funcionen correctamente, sino mas bien son recomendaciones del
fabricante que aseguran una alta probabilidad de una fabricacin correcta.
Se pueden encontrar diseos que violan las reglas y viceversa.Existen dos conjuntos bien diferenciados de reglas de diseo:
Anchura mnima de las lneas
Distancia entre layers
Una anchura demasiado pequea lleva consigo una discontinuidad en las lneas lo
que puede provocar cortocircuitos.
Si los layers estn demasiado cercanos se pueden fundir o interactuar el uno con el
otro, cortocircuito entre dos nodos de circuitos diferentes
Hay dos aproximaciones para describir las reglas de diseo:
-Reglas micron
-Reglas basadas en lambda l.
Las reglas micron dan las anchuras y distancias entre layers en micras m. La forma
en que se trabaja en la industria.
LAMBDA
Es un factor de correccin.
Fue introducido por Mead-Conway.
En teora permite trabajar con diseos independientemente del avance
tecnolgico.
Un diseo que utilizase reglas lambda en su descripcin servira para
diferentes tecnologas:
Las reglas lambda se han utilizado con xito en diseos: 4-1.5 .
No dan buenos resultados para distancias inferiores a las micras.
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares 3-5
En definitiva estas reglas permiten un cierto estado de escalamiento entre
procesos diferentes, en este caso seria suficiente reducir el valor de
Lambda.
La experiencia demuestra que las disminuciones no son uniformes.
ENREJILLADO:
Las herramientas CAD trabajan con enrejillados de dimensiones mnimas
en trminos de las cuales hay que expresar las reglas de diseo
para procesos 1.25 m-2 m enrejillados 0.2 m - 0.25 m.
Por ultimo, alguno de los sistemas de fabricacin de mascaras tienen
problemas de exactitud digital (de 16 BITS de precisin).
205,207
201
202
202
203 y 204
2011
501
502
505
502
504
507
504
herramienta de extraccin elctrica que obtiene a partir del layout el esquemtico del
circuito, incluyendo los tamaos de los canales y las interconexiones. El circuito
extraido puede utilizarse para comprobar qu eel layout implementa el diseodeseado.
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares3-6
Adems el circuito extrado contiene informacin precisa sobre capacidades parsitas
de hilos y difusiones y resistencias, lo que permite una simulacin ms y un anlisis
ms preciso
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares 3-7
3.2 EL DISEO SEMICUSTOMEl diseo semicustom es aquel en el que existen ciertas restricciones a la hora
de ubicar y rutar los mdulos diseados. Segn sean este tipo de restricciones el
estilo semicustom se puede subdividir en una serie de subestilos como son:
Basado en celdas estndar
celdas compiladas
generadores de mdulos
FPGAS
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares3-8
3.2.1 BIBLIOTECAS DE CELDAS ESTNDARES En muchas ocasiones la flexibilidad y grandes prestaciones que se consiguen con
el full custom no son necesarias.
restringe la geometra permitida al circuito y fija una topologa de layout
especfica. Gracias a estas ligaduras se pueden disear eficientemente
herramientas automticas, lo acelera enormemente le tiempo de diseo. Como
contrapartida los rendimientos y la densidades que se consiguen son menores.
Utiliza como elemento bsico de diseo un conjunto de celdas que
proporciona el fabricante. Cada una de estas celdas implementa una
funcionalidad muy bsica, como pueden ser puertas OR, AND, biestables,
etc. La funcionalidad y caractersticas elctricas de estas celdas estn
testadas analizadas y probadas por el fabricante para que funcionen
correctamente bajo gran nmero de supuestos.
Estas celdas tienen forma rectangular y son todas de la misma altura.
todas tiene la toma de alimentacin y de tierra en la misma posicin que
corren horizontalmente a travs de las celdas. Y tienen las entradas y
salida en las caras superior e inferior
Las celdas se colocan en filas y el espacio entre ellas se llama canal. En
este estilo se debe fabricar todo el chip.
Cada celda puede tener la anchura que necesite para implementar su
funcionalidad, por compleja que esta sea.
ROUTING
ROUTING
CELDAS
CELDAS
CELDAS
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares 3-9
CELDA14CELDA13C
ELDA12C
ELDA11C
ELDA10
CELDA9
CELDA8
CELDA7
CELDA6
CELDA5
CELDA4
CELDA3
CELDA2
CELDA1GND
GND
GND
PWR
PWR
PWR
Como se ve en la figura un chip se compone de filas de celdas estndares
intercaladas con zonas de rutado , siendo las filas de celdas es5tndares de la misma
anchura, mientras que en las zonas de rutado tienen una anchura que depende de la
densidad de rutado en esa zona.
Esta estructura necesita de lneas de rutado verticales que se pueden implementar
mediante un layer de metal y aadiendo celdas de trhougput, que son celdas que se
dedican exclusivamente a dejar pasar rutados verticales.
Dado que los layout de las celdas estndar estn prediseados por el fabricante, el
proceso de diseo se reduce a trasladar la especificaciones a una red de puertas de la
biblioteca de celdas estndares. A este paso se le denomina correspondencia con la
tecnologa ( technology mapping). A continuacin hay que decidir en que lugar del
chip se colocan estas celdas, teniendo como objetivo la minimizacin del rea-
intentando que los canales de rutado sean lo ms estrechos posibles-.. A esta fase se
la denomina placement.
Por ltimo se ejecuta la fase de rutado, que consiste en realizar las conexiones entre
las celdas estndar.
Dada la gran regularidad de las celdas estndares, cada uno de esto pasos se puede
realizar mediante herramientas de diseo automtico.
Dado que el proceso de fabricacin de las celdas estndar y del fullcustom es
idntico, los costes y los tiempos de fabricacin son los mismos.
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares3-10
El diseador del full-custom puede realizar importantes optimizaciones de rea,
consumo o tiempo, que el diseador de celdas estndares, no puede conseguir. Como
contrapartida las celdas estndar pueden ser diseadas mucho ms rpidamente .
No debemos olvidar que el diseo de las celdas estndar, es un diseo Full-custom,es decir es un diseo que consume gran cantidad de tiempo, su ventaja es la enorme
reutilizacin que se realiza de ellas. Esta ltima caracterstica fuerza a que sean
celdas muy robustas, para que funciones dentro de un amplio rango de condiciones.
Dado que el fanin de cada puerta no se conoce hasta que el diseo est realizado, es
prctica comn asegurar que cada puerta es capaz de trabajar con capacidades de
carga elevadas.. Esto simplifica el diseo pero tiene un importante impacto sobre el
rea y el consumo de potencia.
La informacin que el fabricante aporta de las celdas estndar, incluye sufuncionalidad, su consumo , su fanout, tiempos de subida, tiempos de bajada. Etc.
Las celdas estndar se estn utilizando principalmente en los diseos de lgica
aleatoria, maquinas de estados finitos, porque se adaptan muy bien a los esquemas
multinivel. Adems son perfectas para la utilizacin de herramientas de sntesis
lgica.
La sntesis lgica permite tomar como entrada descripciones de sistema mediante
lenguajes de alto nivel y obtiene como salida una lista de celdas estndar
minimizando el retardo y el rea.
En la actualidad el estilo de celdas estndar es el ms utilizado en el diseo de
Circuitos de aplicacin especfica e incluso se empieza a utilizar regularmente en el
diseo de microprocesadores.
3.2.1.1 Celdas compiladasLas bibliotecas de celdas estndar tienen la desventaja de ser discretas, es decir de
tener el nmero de opciones limitadas. Cuando se busca como objetivo elrendimiento del sistema son atractivas las celdas con los tamaos optimizados.
Se han generado un conjunto de herramientas para generar layouts segn se van
necesitando, dando el tamao del transistor
3.2.1.2 generadores de mdulosLa bibliotecas de celdas son tiles para lgica aleatoria pero son ineficientes para
estructuras regulares como desplazadores, sumadores multiplicadores, caminos de
datos PLAs o memorias. En todos estos mdulos es importante la reduccin de las
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares 3-11
capacidades internas de los nodos, pero esto es difcil de conseguir utilizando celdas
estndar. Adems as celdas estndar ignoran la regularidad de estos mdulos.
Existen generadores de macroceldas y compiladores de camino de datos
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares3-12
3.2.2 GATE ARRAYS Es una simplificacin del estilo anterior, slo que en este caso todas las
celdas son iguales.
En este estilo el chip se prefabrica con un array de puertas idnticas.
Estas celdas estn separadas por canales verticales y horizontales. El
diseo inicial se debe modificar hasta convertirlo en una red de puertas
idnticas que se pueda implementar en el chip.
Como paso final se debe acabar la fabricacin realizando el rutado que
une las puertas para implementar la funcionalidad deseada
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares 3-13
FPGAS. Es un chip ya fabricado formado por arrays de bloque lgicosprogramables(CLB), en los que se pueden grabar funciones
combinacionales, bloques de entrada salida(IOB), que relacionan la lgicacon los pines de entrada salida y bloques de interconexin que conectan
entre si los bloques lgicos. Con este estilo el diseo no enva a fabricar
sino que se implementa programando los CLB, IOB y los bloques de
interconexin.
La principal ventaja del estilo semicustom es que utiliza partes ya diseadas o
prefabricadas, con lo que el diseador puede asegurar con alto porcentaje de
probabilidades de acierto su comportamiento elctrico. Adems La utilizacin deestas partes prediseadas o prefabricadas ahorra tiempo y esfuerzo de diseo de
diseo, y permite diseadores con menores conocimientos de microelectrnica, pero
ms versados en temas de diseo lgico o estructura de computadores. Su principal
desventaja es que las cotas de optimizacin son inferiores a las que se alcanzan en el
estilo full custom.
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares3-14
3.3 ELECCIN DEL ESTILO DE DISEO ESTILO FULL-CUSTOM VERSUS ESTILO SEMICUSTOM
La viabilidad de un diseo microelectrnico depende de muchos factores en conflicto
como pueden ser el rendimiento en trminos de velocidad, el consumo de potencia,
el coste y el volumen de produccin.
Por ejemplo para que un procesador debe tener un buen rendimiento y un
bajo coste para que tenga un rendimiento de mercado adecuado. Conseguir ambos
objetivo simultneamente es slo posible con volmenes de produccin a gran
escala.Existen otras aplicaciones como el radar o los sistemas espaciales en los que
el volumen de produccin es pequeo, pero el coste de las partes electrnicas es solo
una pequea parte del total.
Por ltimo, la gran mayora de los diseos que se realizan solo tiene como
objetivo el mximo ahorro de rea y el menor tiempo de mercado, para que salgan
rentables y competitivos.
Implcitamente hemos podido observar que el coste de un diseo depende de dos
factores:
el coste de diseo,
el coste de produccin por parte, que depende de la complejidad del proceso,
area del diseo y rendimiento del proceso. Vamos a explicar esto con un poco ms de
profundidad para entender el motivo por el que es tan importante el ahorro de rea
para los costes de un diseo.
La eleccin depende del tipo de producto que se est diseando. Si el
producto es un diseo muy complejo, que se espera producir durante mucho tiempo y
en grandes cantidades, la eleccin serie sin duda el estilo full custom, ya que las
ventajas y beneficios finales en optimizacin de rea, rendimiento o consumo
superan con creces el esfuerzo de diseo.
En cambio , si el producto que se desea disear es un ASIC (Application
Specific Integrated Circuit), el estilo de diseo que se elige es el semicustom. Los
ASIC son circuitos en los que prima el tiempo de diseo sobre el grado de
optimizacin , es decir diseos que deben estar rpidamente en el mercado, cuya
tirada va a ser muy limitada y con un tiempo de vida muy corto porque se redisean
o modifican muy a menudo.
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares 3-15
3.4 ARQUITECTURAS FPGA3.4.1 QU ES UNA FPGA?
La arquitectura de una FPGA consiste en una matriz o array de bloques
lgicos que se pueden programar. Es muy similar a la MPGA (Mask Programmable
Gate Array). Las FPGAs tienen tres componentes principales: bloques lgicos
configurables, bloques de entrada - salida y bloques de conexin [Sangiovanni93].
Los bloques lgicos configurables (CLBS) son los encargados de
implementar toda la circuitera lgica del diseo. Estn distribuidos en forma deMatriz en el circuito y sern nuestra principal referencia a la hora de hacer el proceso
de particin.
Por otro lado estn los bloques de entrada y salida (IOBs) que como su
propio nombre ndica, son los encargados de conectar la parte del circuito
implementada en la FPGA con el mundo exterior. Este mundo exterior puede ser
directamente la aplicacin para la que est diseada o como en nuestro caso en el que
son necesarias varias FPGA para implementar un circuito, el resto de las FPGA.
Por ltimo estn los bloques (switchboxes) y lneas de interconexin que sonlos elementos de los que dispone el diseador para hacer el rutado del circuito. En
ciertos casos en los que la ocupacin de los CLB no es total, estos se pueden utilizar
tambin para llevar a cabo esta tarea.
Los bloques lgicos de una FPGA pueden ir desde algo tan simple como una
puerta lgica hasta algo tan complejo como un Microprocesador [Murgai95]. Esto le
permite implementar multitud de circuitos tanto combinacionales como
secuenciales.
A parte de por la estructura y composicin de los bloques lgicos, las FPGA
se diferencian tambin por sus estructuras de rutado y por la tecnologa de
programacin de sus conexiones. Las arquitecturas de rutado de una FPGA puede ser
tan simple como una lnea de conexin directa entre dos bloques o tan compleja
como un multiprocesador (perfect suffle). Por su parte las tecnologas de
programacin ms utilizadas son la SRAM, los antifusibles y las memorias EPROM
[Trimberger94].
El proceso de diseo para implementar una FPGA es bsicamente el mismo
que para un Gate Array. La entrada puede ser tanto un esquemtico como una
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares3-16
descripcin en un lenguaje de descripcin de hardware. El fabricante suministra un
software que convierte la descripcin del diseo en el programa de la FPGA. El
cdigo resultante se puede cargar inmediatamente en el dispositivo y probar el
diseo, lo que proporciona una manera muy sencilla de corregir fallos en un diseo.
En la figura 5-1 se muestra la estructura interna de una FPGA. En ella
estn sealados los bloques lgicos, los IOBs y las matrices de interconexin
[Trimberger93].
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares 3-17
Figura 5-1: Estructura general de una FPGA
Matriz de interconexin
Segmento de conexin
IOB
CLB
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares3-18
3.4.2 TECNOLOGAS FPGAPara programar ala FPGAs se utilizan diversas tecnologas pero las ms
importantes son [Rose93] [Rosado95] [Hwang94]:
SRAM
Antifusible
Puerta flotante
3.4.2.1 FPGAs basadas en SRAMLas FPGAs que se programan mediante SRAM, utilizan celdas RAM
estticas para controlar la puerta de paso o los multiplexores. Est tecnologa la
utilizan los circuito fabricados por Xilinx, Plessey, Algotronic, Concurrent Logic y
Toshiba.
En la figuras 5-2 y 5-3 podemos ver dos ejemplos de programacin de la
FPGA. Si cuando cargamos la SRAM ponemos un uno lgico la puerta de paso
estar abierta y se comporta como un interruptor cerrado. Cuando tenemos un cero
en la memoria la puerta estar configurada como un interruptor apagado.
Figura 5-2 Programacin con SRAM de una puerta de paso
Puerta de pasoSRAM
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares 3-19
Figura 5-3: Programacin con SRAM de un Multiplexor.
MUX1
0
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares3-20
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Estilos de diseo
Diseo de Circuitos Integrados I Juan Lanchares3-22
Full-Custom CeldasEstandard
Gate Arrays FPGA
Tamao celdas Variable Altura fija Fijo Fijo
Tipo celdas Variable Variable Fijo Program.
Ubicacion celdas Variable Por filas Fijo Fijo
Interco-nexion
Variable Variable Variable Program.
Area Compacto Compacto amoderado
Moderado Alta
Performan-
ce
Alta Alta a
moderada
Moderada Baja
Layers
fabricados
Todos Todos Rutado Ninguno
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Teora del Transistor MOS
Diseo de Circuitos Integrados I Juan Lanchares 4-1
4. TEORA DEL TRANSISTOR MOS
En este capitulo examinamos las caractersticas de los transistores MOS en mayordetalle para predecir su comportamiento real. Nos concentramos en las operacionesestticas (DC) de los transistores. Este es el primer objetivo de diseo que debesatisfacerse para asegurarse de que las puertas actan como puertas lgicas. El diseodigital es una abstraccin. Todos los diseos son analgicos y la abstraccin es solovlida mientras se cumplan los objetivos de diseo.
4.1 TRANSISTOR MOSLa corriente se debe exclusivamente a los portadores mayoritarios y va de la fuenteal drenador. Se modula mediante un potencial aplicado en la puerta del transistor. Silos portadores mayoritarios son electrones el transistor es NMOS. Si los portadoresmayoritarios son huecos: PMOS
Si el canal por el que se mueven los portadores aparece al aplicar el potencial enla puerta el transistor se llama de enriquecimiento (enhancement). Si el canal se
fabrica junto con el resto del transistor y al aplicar el potencial en la puerta se eliminael transistor se llama de empobrecimiento.
El voltaje de puerta se aplica entre la puerta y el sustrato. Durante todo el estudio,y salvo que se diga lo contrario, la fuente y el sustrato estn conectados al mismopotencial y por lo tanto se puede considerar el potencial de puerta entre la puerta y lafuente.
Existen cuatro tipos de transistores MOS:
NMOS de enriquecimiento PMOS de enriquecimiento NMOS de empobrecimiento o deplexin PMOS de empobrecimiento o deplexin
4.2 TRANSISTOR NMOS DE ENRIQUECIMIENTO4.2.1 DESCRIPCIN.Los portadores mayoritarios son los electrones. Su estructura es la siguiente: tiene un
sustrato P ligeramente dopado y dos regiones N+ fuertemente dopadas difundidasdentro del sustrato. Entre estas dos regiones hay una regin estrecha del sustrato
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Teora del Transistor MOS
Diseo de Circuitos Integrados I Juan Lanchares4-2
llamada canal. Sobre el canal hay una capa (layer) aislante, oxido de silicio SiO2llamada Gate Oxide u xido de puerta. Sobre el oxido hay un layer de polisiliciollamada puerta (Gate). Como el oxido es aislante la corriente (D.C.) Entre la puerta yel canal es 0. No existe distincin entre fuente y drenador (simetra de la estructura).
Drenador DFuente S
Puerta G
polisilicioSiO2
Difusin N+ Difusin N+
Sustrato P
4.2.2 MODO DE OPERACINSuponemos en todo momento Vsustrato=VfuenteRecordar que:
VGS= VG-VS
VDS=VD-VS
VGS=0 Y VDS>0Suponemos un potencial positivo VDS aplicado entre la fuente y el drenador. ComoVGS=0 no existe canal no existe corriente de la fuente al drenador
VdV
Vs
VGS>0 Y VDS=0Como VGS>0 aparece un campo elctrico E a travs del sustrato que atrae a loselectrones y repele a los huecos. Si VGS es lo suficientemente grande la regin bajo lapuerta se convierte de tipo P a tipo N(debido a la acumulacin de electrones atrados)y proporciona un camino entre la fuente y el drenador.
VdVg
VsVd
VgVs
++++++++
+-+-+-+-+
Potencial umbral (Treshold) (Vt): Potencial mnimo necesario para que aparezca elcanal N
VGS>0 Y VDS>0
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Teora del Transistor MOS
Diseo de Circuitos Integrados I Juan Lanchares 4-3
Existe canal. Cuando el VDS>0 el canal no es uniforme. Esto se debe a la cada depotencial en la componente horizontal del campo debido a la conduccin elctrica. Elcampo en cada punto del canal tiene dos componentes:
La vertical que se debe al VG y que no depende de Y La horizontal que se debe a VDS y que varia con X
La intensidad de corriente en el canal depende de la relacin que exista entre VDS yVGS =VGB
Se llama Voltaje efectivo de puerta: VGS - VT
ZONA LINEAL, RESISTIVA, NO SATURADACuando el potencial efectivo de puerta es mayor que el voltaje del drenador el canal
es lo suficientemente profundo VGS- VT > VDS
VDVGVS
( )
=
2
2Vds
VdsVtVgsIds
Aunque esta regin se llama lineal en realidad solo se cumple esta condicin cuandoel termino ( VDS )
2/ 2 es muy pequeo, es decir:VDS
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Teora del Transistor MOS
Diseo de Circuitos Integrados I Juan Lanchares 4-5
CARACTERSTICAS DE SALIDA DE UN NMOS DE ACUMULACION.
VDS
ohmica
VdsVgs-Vt
Vgs=3.5
Vgs=4.5
Vgs=4.5
Vgs=3
IDS( A)
Darse cuenta que para un VGS constante las regiones de trabajo por las que pasa eltransistor cuando crece el VDS son lineal saturacin
4.3 TRANSISTOR PMOS DE ACUMULACION
P+
G------------
++++++++Sustrato N
P+
DS(5v)
El estudio es idntico al anterior, pero recordado que en este caso los portadores sonhuecos. El potencial aplicado en D y el potencial aplicado en G deben ser negativosrespecto al potencias Vs. Como VGS < 0 por induccin se crea un canal P+ entre S yD.Por otro lado como VDS< 0 la ID lleva el sentido de los huecos que irn hacia elpotencial negativo D. Por ltimo lgicamente VT < 0.
Zona Corte : |VGS| |VDS| Zona saturacin ; |VGS - VT| < |VDS|
CARACTERSTICAS DE TRANSFERENCIA PMOS DE ACUMULACION PARA UN VDSCONSTANTE.
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Teora del Transistor MOS
Diseo de Circuitos Integrados I Juan Lanchares4-6
V D S= C T E
3 0 0
5 v
lineal sa t u ra c i n c o r te
-V TV G S
I d s ( A )
El estudio de los dispositivos P-MOS suele dar problemas debido al signo de los
potenciales: VGS = -|VGS | VGS < 0 VTP = - | VTP| VT < 0 VDS = - | VDS | VDS < 0
Independientemente de que las condiciones se expresen en modo absoluto o no, a lospotenciales se les debe poner siempre su signo negativo. Esto se hace de una manerao de otra segn el potencial de que se trate. Por ejemplo.:
VGS = VG - VS= 0 - Vdd= - Vdd
De esta manera se sustituye VGS por su valor negativo. Para el potencial umbralsiempre se debe hacer : VTP = - | VTP |
4.4 TRANSISTORES DE EMPOBRECIMIENTO TRANSISTOR NMOS DE EMPOBRECIMIENTOSe fabrica con canal mediante el implante en el canal de los portadores, es decircuando VGS = 0 existe canal.
Drenador DFuente S
Puerta G=0
polisilicioSiO2
Difusin N+ Difusin N+
Sustrato P El canal deja de existir para potenciales de puerta negativos [ VGS < 0]
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Teora del Transistor MOS
Diseo de Circuitos Integrados I Juan Lanchares4-8
VDS=CTE
300
VTVGS
Ids( A)
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7/31/2019 Apuntes de diseo de circuitos integrados 1
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Teora del Transistor MOS
Diseo de Circuitos Integrados I Juan Lanchares 4-11
Def potencial de Bulk potencial de superficie s que hay que aplicar para que se
alcance la mxima profundidad de deplexin . Se le representa por B. Cuando