7/23/2019 Circuitos Combinacionales Básicos 1
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UPIITA-IPN Circuitos Lógicos
Circuitos Combinacionales Básicos
Alarcón Herrera Misael Antonio Equio! "
Arrieta C#á$e% &a$i' NE()* AAE
Esinosa +arc,a Alan a.ael /MM0
Resumen:
*e constru1ó un comara'or 'e 2 bits que nos 'ec,a en un 'isla1 si una entra'a era ma1or3menor o igual que la otra4 Tambi5n se constru1ó un multile6or 1 un 'emultile6or con un
selector 1 un enable ara la sali'a acti$o en esta'o ba7o4
Abstract:8e built a 2 bits comarator t#at tell us in a 'isla1 i. one inut 9as #ig#er3 lo9er or equal
to t#e ot#er4 Also 9e built a multile6er an' a 'emultile6er 9it# a selector an' a enable .or
t#e outut acti$e in lo9 state4
Resumo:
Um comara'or 'e magnitu'e 'e 2 bits .oi constru,'o4 Este mostra em um 'isla1 'e :segmentos si uma entra'a e maior3 menor ou igual que a outro4 Tamb5m3 um multile6a'or
e um 'emultile6a'or .oram constru,'os com um selector e um #abilita'or em esta'o bai6o
Desarrollo:
1. Imlementar un comara'or 'e magnitu' 'e 2 bits ;2 bits ara ca'a entra'a< consali'a a 'isla1 ;con el co'i.ica'or 'e s,mbolos 'e su re-reorte<3 utili%an'o
=erilog3 1 cu1as sali'as 'en la in.ormación si >A?B@3 >AB@3 >AB@3 >A≥B@3
>AB@ 1 >ADB@4 Llenar la tabla "4 con los 'atos solicita'os4 eortar su
simulación ara 0 'atos con te6to 'entro 'e la imagen que e6lique lo que se resenta4 eortar el có'igo utili%a'o e incluir .otos con te6to que muestren el
resulta'o 'e or lo menos 'os 'e sus ruebas4
Entra'a A
A 3 A
2 A
1
Entra'a B
B3B
2B
1B
Ma1or
que
A >B
Menor
que
A <B
Igual
A =B
Ma1or o
igual
A ≥B
Menor o
igual
A ≤B
&i.erent
e
A ≠<B
F F F F F F F F F
F F F F
F F F F F
F
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F F F F F
F F F F F F F
Tabla 3.1. Niveles lógicos a las salidas del comparador. Compara A vs B.
*imulaciones
&ato !
Ilustración 1. Simulación en ISim Simulator. Entrada A = 11! Entrada B =111
&ato /!
Ilustración ". Simulación en ISim Simulator. Entrada A = ! Entrada B =
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&ato "!
Ilustración 3. Simulación en ISim Simulator. Entrada A = 11! Entrada B =1
&ato 2!
Ilustración #. Simulación en ISim Simulator. Entrada A = 1111! Entrada B =1111
&ato G!
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Ilustración $. Simulación en ISim Simulator. Entrada A = 11! Entrada B =11
&ato 0!
Ilustración %. Simulación en ISim Simulator. Entrada A = 11! Entrada B =1
*e reresenta en las imágenes mostra'as un comara'or con entra'a A 1 entra'a B3 'on'e
ca'a una correson'e a un $ector 'e 2 bits3 encen'i5n'ose un con7unto 'e segmentos
ertenecientes a un 'isla1 cu1a con.iguración en cata'o in'ica el uso 'e ceros ara 'ic#oencen'i'o sien'o usa'o el 'isla1 'isF como sali'a3 que a artir 'e las oeraciones 'e
comaración lógicas ertinentes 'entro 'el có'igo nos 'a como resuesta el encen'i'o 'e
los segmentos acor'e a la con.iguración rograma'a ara mostrar los s,mbolos 3 ? o
segn sea el caso
otos 'el circuito
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Ilustración &. Salida de comparador para combinación 1 en entrada A ' 111 entrada
B.
Ilustración (. Salida de comparador para combinación 11 en entrada A ' 11 entrada
B.
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Ilustración ). Salida de comparador para combinación 1 en entrada A ' 111 entrada
B.
Có'igo
librar1 IEEEJ
use IEEE4*T&KL+ICK024ALLJ
entit1 Com/b is
--&eclaración 'e $ariables
Port ; AA3 BB ! in *T&KL+ICK=ECT ;" 'o9nto F<J --&eclaración 'e $ariables 'e-- entra'a como $ectores
a3 b3 c3 '3 e3 .3 g3 3 'isF3 'is3 'is/3 'is" ! out *T&KL+IC<J --&eclaración 'e--$ariables 'e sali'aen' Com/bJ
arc#itecture Be#a$ioral o. Com/b is
beginProcess ;AA3BB< begin
--Acti$ación 'el 'isla1 ANF 1 'esacti$ación 'e AN3 AN/3 AN"
J'isF FJ
'is J
'is/ J'is" J
--Establecimiento 'e sentencia i. ani'a'a ara la comaración ara los tres casos
--estableci'os ;3?3<
i. AA BB t#ena J
b J
c J
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' FJ
e FJ. J
g FJ
elsi. AA ? BB t#en
a J b J
c FJ
' FJe J
. J
g FJelse
a J
b J
c J' FJ
e J
. Jg FJ
en' i.J
en' rocessJen' Be#a$ioralJ
Có'igo 'e Imlementación ;4uc.<
UC
ENTA&A*
net OAA"QO loc O:O J Entra'a A" *8:net OAA/QO loc ON:O J Entra'a A/ *80
net OAAQO loc OL"O J Entra'a A *8G
net OAAFQO loc OL2O J Entra'a AF *82net OBB"QO loc OR:O J Entra'a B" *8"
net OBB/QO loc ORSO J Entra'a B/ *8/
net OBBQO loc OHSO J Entra'a B *8
net OBBFQO loc O+SO J Entra'a BF *8F
*ALI&A*
net OaO loc OLSO J *ali'a cablea'a al segmento CAnet ObO loc OSO J *ali'a cablea'a al segmento CB
net OcO loc O&:O J *ali'a cablea'a al segmento CC
net O'O loc O&0O J *ali'a cablea'a al segmento C&net OeO loc O+2O J *ali'a cablea'a al segmento CE
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net O.O loc O:O J *ali'a cablea'a al segmento C
net OgO loc OH2O J *ali'a cablea'a al segmento C+net OO loc OC:O J *ali'a cablea'a al segmento &P
net O'isFO loc O:O J *ali'a conecta'a a ANF
net O'isO loc OH:O J *ali'a conecta'a a AN
net O'is/O loc OCSO J *ali'a conecta'a a AN/net O'is"O loc OGO J *ali'a conecta'a a AN"
2. Imlementar con =H&L un multile6or 'e S a con #abilita'or #ec#o en =H&L3acolan'o el selector al 'isla1 ara mostrar un segmento encen'i'o3 'e acuer'o con
el 'iseo 'e su re-reorte4 Llenar la tabla "4/ con los 'atos solicita'os4 eortar su
simulación ara 2 'atos con te6to 'entro 'e la imagen que e6lique lo que se resenta3 a'emás 'el có'igo utili%a'o incluir .otos con te6to e6licati$o que
muestren el resulta'o 'e or lo menos 'os 'e sus ruebas4
Entra'as Enable*elector
*F * */
*egmento
encen'i'o
*ali'a 'el
MU( S6 I 0 F F F a F
I 1 F F F b
I 2 F F F F c F
I 3 F F F ' F
I 4 F F F e
I 5 F F .
I 6 F F F g F
I 7 F F F
Tabla 3.". Niveles lógicos a las salidsa de los multiple*ores.
*imulaciones
&ato !
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Ilustración 1. Simulación en ISim Simulator. Enable = Activado! Entrada = i3 = !
Salida = i3 = .
&ato /!
Ilustración 1. Simulación en ISim Simulator. Enable = Activado! Entrada = i1 = 1!
Salida = i1 = 1.
&ato "!
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Ilustración 1. Simulación en ISim Simulator. Enable = Activado! Entrada = i& = ! Salida = i& = .
&ato 2!
Ilustración 1. Simulación en ISim Simulator. Enable = Activado! Entrada = i& = ! Salida = i& = .
&el 'ato al " el enable está en ba7o3 que es cuan'o está acti$o3 la sali'a en ca'a uno 'eestos casos le correson'e la entra'a que nos seala el selector3 mientras que en el 'ato 23 el
nico con enable en alto3 la sali'a es ba7a sin imortar que la entra'a seala'a or el
selector está en alto4 En to'os los casos se ren'e un segmento 'el 'isla1 que nos
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menciona que elemento 'e las entra'as es el que está sien'o aunta'o or el selector3 sin
imortar si esta se transmite a la sali'a4
otos 'el circuito
Ilustración 11. Salida de multiple*or+ Enable = Activado! Seleccionador = 1 = i1!
Salida = i1 = segmento a.
Ilustración 1". Salida de multiple*or+ Enable = Activado! Seleccionador = 1 = i"!
Salida = i" = segmento b.
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Ilustración 1". Salida de multiple*or+ Enable = Activado! Seleccionador = 11 = i3!
Salida = i3 = segmento c.
Có'igo 'e un Multile6or
librar1 IEEEJ
use IEEE4*T&KL+ICK024ALLJentit1 multi is
Port ; IF3 I3 I/3 I"3 I23 IG3 I03 I:3 enable ! in *T&KL+ICJ
sel ! in *T&KL+ICK=ECT ;/ 'o9nto F<J a3 b3 c3 '3 e3 .3 g3 ! out *T&KL+ICJ
outt3 'isF3 'is3 'is/3 'is" ! out *T&KL+IC<J
en' multiJ
arc#itecture Be#a$ioral o. multi is begin
rocess ; IF3 I3 I/3 I"3 I23 IG3 I03 I:3 sel3 enable <
begin'isF FJ
'is J
'is/ J'is" J
VVEstablecimiento 'e sentencia 'e con'ición i. con case ara el enable F 'on'e
VVse 'e.inen 'e los casos osibles 'el selector 'e " bits 1 sus correson'ientes sali'as
VVacti$an'o o 'esacti$an'o segmentos usan'o có'igo binario 'een'ien'o 'e 'ic#aVVcombinación 1 un in'ica'or le' asigna'o a la $ariable ;bit< utili%a'a4
i.;enable F< t#en
case sel is
9#en OFFFO ? outt IFJ aFJ bJ cJ 'J eJ .J gJ J
9#en OFFO ? outt IJ aJ bFJ cJ 'J eJ .J gJ J
9#en OFFO ? outt I/J aJ bJ cFJ 'J eJ .J gJ
J
9#en OFO ? outt I"J aJ bJ cJ 'FJ eJ .J gJ J
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9#en OFFO ? outt I2J aJ bJ cJ 'J eFJ .J gJ
J9#en OFO ? outt IGJ aJ bJ cJ 'J eJ .FJ gJ
J
9#en OFO ? outt I0J aJ bJ cJ 'J eJ .J gFJ
J 9#en ot#ers ? outt I:J aJ bJ cJ 'J eJ .J gJ
FJ
en' caseJVVEl else 'eclara un enable3 in'ican'o la ausencia 'e in'ica'or le' 'el bit 'e entra'a
VVutili%a'o 1 'esliega la resuesta 'el segmento 'e 'isla1 or igual
elseoutt FJ
case sel is
9#en OFFFO ? aFJ bJ cJ 'J eJ .J gJ J
9#en OFFO ? aJ bFJ cJ 'J eJ .J gJ J9#en OFFO ? aJ bJ cFJ 'J eJ .J gJ J
9#en OFO ? aJ bJ cJ 'FJ eJ .J gJ J
9#en OFFO ? aJ bJ cJ 'J eFJ .J gJ J9#en OFO ? aJ bJ cJ 'J eJ .FJ gJ J
9#en OFO ? aJ bJ cJ 'J eJ .J gFJ J
9#en ot#ers ? aJ bJ cJ 'J eJ .J gJ FJen' caseJ
en' i.J
en' rocessJen' Be#a$ioralJ
3. Imlementar con =erilog un 'emultile6or 'e a S con #abilita'or3 acolan'o el
selector al 'isla1 ara mostrar un segmento encen'i'o3 'e acuer'o con el 'iseo 'e
su re-reorte4 Llenar la tabla "4" con los 'atos solicita'os4 eortar su simulación
ara 2 'atos conte6to 'entro 'e la imagen que e6lique lo que se resenta3 a'emás
'el có'igo utili%a'o e incluir .otos con te6to e6licati$o que muestren el resulta'o 'e
or lo menos 'os 'e sus ruebas4
Entra'a I Enable *elector
*F * */
*ali'as 'el &emu6
*: *0 *G *2 *" */ * *F
F F F F F F F F F F F F F
F F F F F F F F F F
F F F F F F F F F F F F F F F F F F F
F F F F F F F F F F
F F F F F F F F F
F F F F F F F F F
F F F F F F F F
Tabla 3.3. Niveles lógicos a la salida del demultiple*or de 1 a (.
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*e obser$ó el .uncionamiento 'e un 'emultile6or 'e a S con un enable en esta'o ba7o4
*e corroboró la combinación 'e bits 'el selector a tra$5s 'e los segmentos 'el &isla1 "4
Ca'a combinación correson'e a un segmento 'istinto4 Los le's L&F a L&: son las sali'as
que muestran el 'ato 'e entra'a 'el 'emultile6or4 Las cone6iones ue'en $eri.icarse en el
arc#i$o 4uc. que se muestra más a'elante4
esulta'os 'e *imulación en I*im *imulator
Aqu, se resentan los resulta'os 'e 2 simulaciones4 Ca'a seal tiene un color 'istinto4
esulta'o 'e
*imulación
Entra'a I Enable *elector
*F * */
F F F F F
/ F F F
" F F
2 F Tabla 3.3.1. ,alores lógicos de entrada para la simulación.
En la ilustración se muestra los 2 resulta'os 'e la simulación4 Las l,neas amarillas searan
las simulaciones4 Aquellas seales en $er'e con un cero en la arte suerior simulan
aquellos segmentos 'el 'isla1 'e áno'o comn que encien'en con.orme a la combinación
'el selector4
Ilustración 1. -esultados de simulación en ISim Simulator
otos 'el circuito
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Ilustración ". Salida del demultiple*or para combinación 11/ del selector con enable
en ' entrada en 1.
Ilustración 3. Salida del demultiple*or para combinación / del selector con enable
en ' entrada en .
Có'igo 'e un &emultile6or
mo'ule &emu6; I3 utt3 sel3 &is3 enable3 a3 b3 c3 '3 e3 .3 g3 <J
inut I3 enableJ
outut :!FQ uttJ
outut "!FQ &isJ outut a3 b3 c3 '3 e3 .3 g3 J
inut /!FQ selJ
reg :!FQ uttJ reg "!FQ &isJ
reg a3 b3 c3 '3 e3 .3 g3 J
al9a1sW;I or sel or enable< begin
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&is 2bFJ
VVEstablecimiento 'e sentencia 'e con'ición i. con case ara el enable 'on'e
VVse 'e.inen 'e los casos osibles 'el selector 'e " bits 1 sus correson'ientes sali'as
VVacti$an'o o 'esacti$an'o segmentos usan'o có'igo binario 'een'ien'o 'e 'ic#aVVcombinación 1 un in'ica'or le' 'e la $ariable ;bit< utili%a'a4
i. ;enable bF< begincase;sel<
"bFFF! begin utt XI3:bFYJ a XbFYJ bXbYJ
cXbYJ 'XbYJ eXbYJ .XbYJ gXbYJ
XbYJ en'
"bFF! begin utt XbF3I30bFYJ a XbYJ
bXbFYJ cXbYJ 'XbYJ eXbYJ .XbYJ
gXbYJ XbYJ en'
"bFF! begin utt X/bF3I3GbFYJ a XbYJ
bXbYJ cXbFYJ 'XbYJ eXbYJ .XbYJ
gXbYJ XbYJ en'
"bF! begin utt X"bF3I32bFYJ a XbYJ
bXbYJ cXbYJ 'XbFYJ eXbYJ .XbYJ
gXbYJ XbYJ en'
"bFF! begin utt X2bF3I3"bFYJ a XbYJ
bXbYJ cXbYJ 'XbYJ eXbFYJ .XbYJ
gXbYJ XbYJ en'
"bF! begin utt XGbF3I3/bFYJ a XbYJ
bXbYJ cXbYJ 'XbYJ eXbYJ .XbFYJ
gXbYJ XbYJ en'
"bF! begin utt X0bF3I3bFYJ a XbYJ
bXbYJ cXbYJ 'XbYJ eXbYJ .XbYJ
gXbFYJ XbYJ en'
'e.ault! begin utt X:bF3IYJ a XbYJ bXbYJ
cXbYJ 'XbYJ eXbYJ .XbYJ gXbYJ
XbFYJ en'en'case
en'
VVEl else 'eclara la ausencia 'e in'ica'or le' 'el bit 'e entra'a utili%a'o 1 'esliega la
VVresuesta 'el segmento 'e 'isla1 or igual
else
begin
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begin utt SbFJ
case;sel<"bFFF! begin a XbFYJ bXbYJ cXbYJ
'XbYJ eXbYJ .XbYJ gXbYJ XbYJ
en'
"bFF! begin a XbYJ bXbFYJ cXbYJ
'XbYJ eXbYJ .XbYJ gXbYJ XbYJ
en'
"bFF! begin a XbYJ bXbYJ cXbFYJ
'XbYJ eXbYJ .XbYJ gXbYJ XbYJ
en'
"bF! begin a XbYJ bXbYJ cXbYJ
'XbFYJ eXbYJ .XbYJ gXbYJ XbYJ
en'
"bFF! begin a XbYJ bXbYJ cXbYJ
'XbYJ eXbFYJ .XbYJ gXbYJ XbYJ
en'
"bF! begin a XbYJ bXbYJ cXbYJ
'XbYJ eXbYJ .XbFYJ gXbYJ XbYJ
en'"bF! begin a XbYJ bXbYJ cXbYJ
'XbYJ eXbYJ .XbYJ gXbFYJ XbYJ
en'
'e.ault! begin a XbYJ bXbYJ cXbYJ
'XbYJ eXbYJ .XbYJ gXbYJ XbFYJ
en'en'case
en'
en' en'
en'mo'ule
Có'igo 'e Imlementación ;4uc.<
ENTA&A*
net OIO loc O+SO J Entra'a cablea'a al *8Fnet OselFQO loc OBSO J *elector cablea'o al BTNF
net OselQO loc O&SO J *elector/ cablea'o al BTN
net Osel/QO loc OESO J *elector" cablea'o al BTN/
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net OenableO loc OHSO J Enable cablea'o al *8
*ALI&A*
net OuttFQO loc O2O J *ali'a cablea'a L&F
net OuttQO loc OGO J *ali'a/ cablea'a L&
net Outt/QO loc ORGO J *ali'a" cablea'a L&/net Outt"QO loc OR2O J *ali'a2 cablea'a L&"
net Outt2QO loc OE:O J *ali'aG cablea'a L&2
net OuttGQO loc OPGO J *ali'a0 cablea'a L&Gnet Outt0QO loc O2O J *ali'a: cablea'a L&0
net Outt:QO loc O2O J *ali'aS cablea'a L&:
net OaO loc OLSO J *ali'aA cablea'a segmento CA 'e los &isla1snet ObO loc OSO J *ali'aB cablea'a segmento CB 'e los &isla1s
net OcO loc O&:O J *ali'aC cablea'a segmento CC 'e los &isla1s
net O'O loc O&0O J *ali'a& cablea'a segmento C& 'e los &isla1s
net OeO loc O+2O J *ali'aE cablea'a segmento CE 'e los &isla1snet O.O loc O:O J *ali'a cablea'a segmento C 'e los &isla1s
net OgO loc OH2O J *ali'a+ cablea'a segmento C+ 'e los &isla1s
net OO loc OC:O J *ali'aP cablea'a segmento &P 'e los &isla1snet O&isFQO loc O:O J *ali'a conecta'a a ANF
net O&isQO loc OH:O J *ali'a conecta'a a AN
net O&is/QO loc OCSO J *ali'a conecta'a a AN/net O&is"QO loc OGO J *ali'a conecta'a a AN"
Conclusiones:
4- Alarcón Herrera Misael Antonio
En esta ráctica u'imos comrobar el .uncionamiento 'e los comara'ores 'e magnitu'3
asi como el .uncionamiento 'e los multile6ores 1 'emultile6ores usan'o rogramaciónH&L4
/4- Arrieta C#á$e% &a$i'Esta .ue la rimera ráctica 1 se u'o reali%ar rogramas mu1 similares en =H&L 1 en
=erilog3 #acien'o comaraciones 'e su sinta6is la cual no es tan 'istinta4 Por el momento
to'os los circuitos que armamos sus sali'as nicamente 'een',an 'e las entra'as queten,an en ese momento3 es 'ecir3 eran circuitos uramente combinacionales3 1 no
imortaban los esta'os anteriores ni ninguna otra circunstancia3 sólo las entra'as actuales4
"4- Esinosa +arc,a Alan a.ael
Con esta ráctica se anali%ó el comortamiento 'e los comara'ores3 multile6ores 1'emultile6ores 'entro 'e 'etermina'as con'iciones 'e entra'a 1 selección3 asi como
e6an'ir nuestros conocimientos en el uso 'e sentencias 1 roie'a'es 'entro 'e loslengua7es =H&L 1 =erilog4
Bibliografía:
4- Morris Mano M4 ;/FF:<4 &igital &esign ;2t# e'ition<4 U*A! Perason Prentice Hall4
I*BN! Z:SF"ZSZ/2G4
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/4- Botros Na%ei# M4 ;/FFZ<4 H&L rogramming .un'amentals! =H&L an' =erilog ;st
e'ition<4 U*A! &a =inci Engineering4 I*BN! -GS2GF-SGG-S4
Cibergrafía:
#tt!VV9994'igilentinc4comVPro'uctsV&etail4c.m[
Na$To/\Na$*ub2G\Pro'NE()*/\CI&F:G:"0F\CTRENa:0F.:00Fc:/b.-Z&SS"FA-GFG0-F/F-F/2C0FFS:AZZZS
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