MANTENIMIENTO DE EQUIPOS INFORMÁTICOSIgnacio Moreno Velasco Apuntes Mantenimiento de Equipos...

3.- ARQUITECTURA DE MEMORIA DEL PC. INSTALACIÓN Y

MANTENIMIENTO

MANTENIMIENTO

DE

EQUIPOS INFORMÁTICOS

Ignacio Moreno Velasco UNIVERSIDAD DE BURGOS

Versión 7.2 octubre 2017

Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos

Tema 3: La memoria versión 7.2 2/48

ÍNDICE

3.- Arquitectura de memoria del PC. Instalación y mantenimiento ............................................ 1

3.1.- INTRODUCCIÓN 3

3.1.1.- Jerarquía de memoria ............................................................................................................................... 4

3.1.2.- Ejemplo: Controlador de memoria EXTERNO DEL Intel® 975x .......................................................... 5

3.1.3.- Ejemplo: Controlador de memoria integrado en amd64 x2 ...................................................................... 5

3.2.- MEMORIA DEL SISTEMA (BIOS, BASIC INPUT OUTPUT SYSTEM) 6

3.2.1.- BIOS adicionales ...................................................................................................................................... 8

3.2.2.- Acceso a las rutinas del BIOS .................................................................................................................. 8

3.2.3.- Memoria CMOS RAM ............................................................................................................................. 9

3.2.4.- Programa de configuración BIOS (BIOS Setup) .................................................................................... 11

3.2.5.- Arranque del sistema .............................................................................................................................. 12

3.2.6.- Tecnologías ............................................................................................................................................ 14

3.3.- MEMORIA RAM 18

3.3.1.- SDRAM (Syncronous Dinamic RAM) ................................................................................................... 18

3.3.2.- DDR SDRAM (Double Data Rate SDRAM). ........................................................................................ 26

3.3.3.- El controlador de memoria ..................................................................................................................... 29

3.3.4.- Configuración ......................................................................................................................................... 30

3.3.5.- Refresco .................................................................................................................................................. 32

3.3.6.- Módulos .................................................................................................................................................. 33

3.3.7.- Múltiples canales de memoria ................................................................................................................ 38

3.4.- MEMORIA CACHÉ 40

3.4.1.- Nivel lógico ............................................................................................................................................ 40

3.4.2.- Nivel físico ............................................................................................................................................. 42

3.4.3.- Ejemplos ................................................................................................................................................. 42

3.4.4.- Tecnología .............................................................................................................................................. 42

3.5.- MANTENIMIENTO 44

3.5.1.- Errores de memoria ................................................................................................................................ 44

3.5.2.- Cuestiones de mantenimiento ................................................................................................................. 47



3.1.- INTRODUCCIÓN Entendemos el sistema de memoria como el conjunto de elementos que permite guardar instrucciones

y datos para que, posteriormente, el microprocesador los recupere. Podemos dividirlo en distintos

bloques funcionales según varios criterios:

Su cercanía a las unidades de ejecución: Registros, Cache L1, L2, L3, Controlador, Módulos SDRAM.

Su localización: Integrados en micro, en chipset de la placa base, en circuitos integrados independientes,

…

Lo que guardan: Datos de programa, instrucciones, BIOS (ROM-BIOS), configuraciones del BIOS (CMOS-

RAM), …

La tecnología que se utiliza para su fabricación: SRAM, SDRAM, Flash EEPROM, … Veamoslo en varios

ejemplos:

Controlador de memoria integrado con el microprocesador

En la actualidad el controlador de memoria se encuentra integrado en el mismo die que las CPUs.

Arquitectura AMD de cuatro nucleos usada en sus procesadores Opteron y Phenom



Controlador de memoria externo al microprocesador

Anteriormente, el controlador de memoria se integraba en el chipset, fuera del microprocesador:

Diagrama general de un sistema de memoria de un PC a falta del BIOS.

Frontside Bus (FSB): Bus frontal, es un tipo de bus del sistema (Host Bus) utilizado por Intel durante varias

generaciones de microprocesadores. Comunica la CPU con el resto del sistema.

Backside Bus: Bus trasero. Bus independiente de acceso de la CPU a la memoria caché de 2º nivel.

3.1.1.- JERARQUÍA DE MEMORIA

Jerarquía de memoria por tiempo de acceso de la CPU (latencia) expresada en ciclos de reloj,

cantidad disponible y cercanía a la CPU.

Ejemplo: Tabla de latencias de acceso a memoria

Processor L1 Latency

L2 Latency

L3 Latency

AMD Phenom II X4 920 (2.80GHz)

3 cycles 15 cycles AMD won’t tell me

AMD Phenom @ 2.8GHz 3 cycles 15 cycles AMD won’t tell me

Athlon X2 5400 (2.80GHz) 3 cycles 20 cycles - Intel® Core 2 Quad QX9770 (3.2GHz)

3 cycles 15 cycles -

Intel® Core 2 Quad Q9400 (2.66GHz)

3 cycles 15 cycles -

Intel® Core i7-965 (3.2GHz) 4 cycles 11 cycles 42 cycles www.anandtech.com



3.1.2.- EJEMPLO: CONTROLADOR DE MEMORIA EXTERNO DEL INTEL® 975X

En la figura se distinguen los bloques principales del controlador de

memoria Intel® 82975X Memory Controller Hub (MCH) perteneciente

al chipset Intel® 975X:

Interfaz con el bus del sistema (Conexión a CPU)

Doble interfaz con la memoria RAM.

Interfaz con el bus de enlace (DMI) con el puente sur.

Interfaz con sistema gráfico mediante bus PCI Express.

Bloque de configuración eléctrica.

Resto de señales de control (reloj, reset, etc.)

3.1.3.- EJEMPLO: CONTROLADOR DE MEMORIA INTEGRADO EN AMD64 X2

AMD integra junto a las 2 CPUs, además de las cachés L1 y L2, el controlador de memoria de doble canal. El bus HyperTransport sirve para la comunicación con el resto del sistema.



3.2.- MEMORIA DEL SISTEMA (BIOS, BASIC INPUT OUTPUT SYSTEM) Podemos entender el BIOS como un “pequeño” sistema operativo, capaz de ejecutar las tareas más

básicas sin necesidad de ningún otro software. Una de esas tareas incluye una interfaz de usuario que

permite su configuración y que es conocido como BIOS-SETUP.

Ejemplo de ubicación física del BIOS dentro del chipset. Pantalla de inicio de un PC donde se ven los mensajes mostrados las rutinas del BIOS conocidas como POST.

El BIOS esta formado por un conjunto de rutinas. Las primeras que se ejecutan son las conocidas como

POST (Pre Operating System Test) que se encargan de:

Arrancar el sistema (P. ej. todas las salidas por pantalla y las entradas por teclado que se realizan durante

el arranque del sistema antes de que se cargue el sist. op. son realizadas por las rutinas BIOS).

Verificar los elementos básicos para el funcionamiento del sistema (CPU, memoria, teclado, ...)

Configurar el sistema, inicialización: Se lee el estado de microinterruptores y puentes de la placa base,

así como los datos de configuración que residen en la memoria permanente conocida como CMOS-RAM.

Con estos datos:

- Se crean los vectores de interrupción.

- Se habilitan/deshabilitan los puertos de E/S.

- Se configuran dispositivos Plug&Play.

- Se obtiene la hora y fecha del sistema, etc.

Pasar el control a las rutinas BIOS de arranque (boot block) para cargar el

sistema operativo.

Una vez cargado el sistema operativo, otras rutinas le servirán de interfaz con el hardware.



Algunos PCs antiguos no soportaban hardware más moderno debido a que su BIOS no incluía código para manejarlo (arranque con CD-ROM, utilización de discos duros mayores de 8 GB, etc.). Este problema se solventaba actualizando el BIOS, o instalando un driver específico del dispositivo que manejaba el hardware directamente sin llamar a rutinas del BIOS. El arranque mediante CD-ROM sólo podía conseguirse actualizando el BIOS ya que no pueden cargarse drivers antes del arranque.

El BIOS sirve de “capa aislante” entre hardware y software, de forma que un programa que acceda al

hardware a través de rutinas del BIOS podrá funcionar en

todos los PCs. Si el hardware es distinto el código de las

rutinas de acceso será distinto, pero el paso de

parámetros idéntico.

Cualquier programa que incluya acceso a la tarjeta de

video mediante funciones del BIOS, debe funcionar

independientemente de la tarjeta gráfica del equipo,

puesto que la llamada a dichas funciones es idéntica

aunque su código sea distinto.

El BIOS estándar reside en ROM, habitualmente en un chip

incrustado en un zócalo de la placa base. Desde el punto

de vista lógico, ocupa el último segmento (64 KB) del

primer megabyte del mapa de memoria, es decir desde

F0000 hasta FFFFF.

P. ej. en el chipset Intel® 810, el BIOS se encuentra incluido en uno de sus chips (El llamado Firmware Hub o FWH), concretamente existen dos versiones: el 82802AC que incluye 8 Mbit y el 82802AB que incluye 4 Mbit. Ambos casos utilizan tecnología Flash EEPROM. Esta memoria está organizada en bloques de 64 kB.



3.2.1.- BIOS ADICIONALES

En el mapa de memoria original del PC, los tres segmentos

que se encuentran inmediatamente por debajo del ROM-

BIOS pueden usarse para incluir BIOS adicionales, como por

ejemplo:

El omnipresente BIOS de la tarjeta gráfica que reside en un

chip ROM de la propia tarjeta. Esas rutinas de visualización

permiten ver los mensajes en pantalla durante el arranque

del sistema.

BIOS de la tarjeta de red: En sistemas que, para arrancar,

precisan de la conexión a un servidor.

BIOS de controladoras integradas en placa base (o tarjeta) SATA-RAID o del bus periférico SAS.

Si en un mismo sistema coexisten varias tarjetas de expansión, esa zona de memoria reservada puede agotarse y dar lugar a conflictos de dirección. Para evitar eso, muchas tarjetas, como controladoras SATA-RAID, ofrecen la posibilidad de seleccionar la dirección BIOS donde se ubicarán.

Las rutinas POST, tras realizar el chequeo y configuración del hardware, pasan el control al BIOS-ROM

del sistema para que las rutinas de arranque (boot) carguen el sistema operativo, pero si detectan la

BIOS-ROM adicional de un dispositivo de arranque (p. ej. SATA-RAID), se pasa el control a ella.

3.2.2.- ACCESO A LAS RUTINAS DEL BIOS

Acceso del Software

Para acceder desde cualquier programa a las rutinas o funciones que contiene el BIOS, se eligieron las

interrupciones software como mecanismo de llamada. Como sólo existen 256 interrupciones, se

agruparon las funciones según el tipo de hardware sobre el que actúan. Para distinguir entre todas las

funciones de cada interrupción, antes de llamar a la interrupción debe escribirse en el registro AH

(Parte alta del acumulador) el número de función.

P. ej., todas las funciones del BIOS relacionadas con el disco duro son accesibles a través de la interrupción 13h.

Interrupciones del BIOS Interrupción Servicios

10h Tarjeta de video 11h Determinar configuración del sistema. 12h Determinar tamaño RAM 13h Disco duro y disquetera 14h Puerto serie 15h Funciones adicionales del AT 16h Teclado 17h Puerto paralelo 1Ah Reloj de tiempo real (RTC), fecha y hora

Controladora de discos SATA con su propia BIOS (remarcada con un círculo)



Ejemplo: Dentro de las funciones de video agrupadas en la interrupción 10H, llamamos a la de selección de modo de video (pasando un cero en la parte alta del acumulador, AH). El paso de parámetros se hace mediante la parte baja del acumulador (AL). En nuestro caso pasamos un 12 que significa VGA, 640x480, 16 colores.

MOV AH, 0 ; Función selección modo de video. Pasar un cero a AH

MOV AL, 12 ; 12 = modo de video VGA ,640x480, 16 colores, 12 en AL

INT 10H ; llamada a rutinas BIOS de la tarjeta gráfica

Acceso del Hardware

El hardware accede a dichas rutinas mediante las interrupciones hardware. Aunque se explicará con

más detalle en otro tema, podemos adelantar que cada dispositivo hardware tiene asociada una línea

física de interrupción por la que pide atención a la CPU. Cuando la CPU puede atender dicha

interrupción, ejecuta la rutina del BIOS asociada unívocamente a dicha línea de interrupción mediante

los llamados vectores de interrupción.

3.2.3.- MEMORIA CMOS RAM

La información de configuración del BIOS se guarda

en una memoria, conocida como CMOS-RAM, que

es alimentada por una pila (fecha y hora, cantidad

y geometría de discos duros, memoria instalada,

puertos USB, etc...).

Esta área de memoria que originalmente tenía 64

bytes no forma parte del área de memoria RAM,

sino que es accesible a través de los puertos de

E/S (70h y 71h). Escribiendo en el puerto 70h la

dirección del byte que deseamos leer, podremos

leer dicho byte en el puerto 71h.

Para acceder a la fecha y la hora del sistema

también puede ejecutarse una rutina del BIOS a

la que puede llamarse mediante la interrupción

1Ah, registro AH=04h y AH=02h.

Si falla la pila de la CMOS-RAM se cargan los valores por defecto que están grabados en el BIOS.



PROPUESTO 3.1: Traducir y comprender el siguiente texto. “The recommended method of accessing the date in systems with Intel® Workstation Boards is indirectly from the Real Time Clock (RTC) via the BIOS. The BIOS on Intel® Workstation Boards contains a century checking and maintenance feature. This feature checks the two least significant digits of the year stored in the RTC during each BIOS request (INT 1Ah) to read the date and, if less than 80 (i.e., 1980 is the first year Workstation Board Description supported by the PC), updates the century byte to 20. This feature enables operating systems and applications using the BIOS date/time services to reliably manipulate the year as a four-digit value”. Intel® Workstation board OR840 Technical Product Specification.

Ejemplo: IMPLEMENTACIÓN DEL SISTEMA DE MEMORIA BIOS. Observar como el puente sur (PCI ISA IDE Xcellerator) está comunicado con el I/O Controller (izda) y con la ROM-BIOS (dcha) mediante los buses típicos. El I/O Controller contiene además la CMOS-RAM que puede borrarse mediante jumper. También puede observarse la pila conectada a Vbat. El chip Flash EEPROM que contiene el BIOS dispone de un circuito de protección contra escritura.

“Preventing BIOS failures using Intel® Boot Block Flash Memory”. Application Note AP-636. Intel®

Zona de variables BIOS

Las variables que utilizan las rutinas BIOS son copiadas a una zona de memoria RAM que comienza en la

posición 40h, justo después de la tabla de vectores de interrupción. En la dirección 40h, por ejemplo,

se encuentra la dirección de E/S asignada al puerto serie COM1.



Ejemplo: Circuito integrado ICH10, I/O Controller Hub o puente sur de Intel®. • Contiene un RTC junto con 256 bytes de RAM mantenida por batería (La llamada CMOS-

RAM). • Incorpora dos rangos de 8 bytes de memoria cuyos accesos de lectura y/o escritura pueden

ser bloqueados. Impide, p. ej. la lectura no autorizada de contraseñas u otra información de seguridad.

• Tambien soporta alarma por fecha con intervalos entre 1 segundo y 1 mes.

ESCD (Extended System Configuration Data)

Esta zona de la memoria CMOS guarda la información de configuración del hardware del sistema. En el

arranque, las rutinas del BIOS comparan la información guardada con el hardware detectado, y si no

hay variación, se saltan las rutinas de configuración.

3.2.4.- PROGRAMA DE CONFIGURACIÓN BIOS (BIOS SETUP)

El programa de configuración del BIOS conocido como BIOS Setup, está formado por un conjunto de

rutinas que residen en ROM. Estas rutinas implementan una interfaz de usuario permitiendo configurar

parámetros del sistema y salvar dicha configuración en el área de memoria CMOS-RAM ya mencionada.

P. ej. se puede deshabilitar un puerto externo eSATA de forma que el sistema operativo y las aplicaciones crean que no existe, modificar parámetros de acceso a la RAM, ajustar la hora del sistema, etc.



3.2.5.- ARRANQUE DEL SISTEMA

En cuanto se enciende el ordenador el micro accede a la ROM donde se guardan las rutinas que debe

seguir el sistema para arrancar y cargar el sistema operativo:

1. Al encender el ordenador se accede a la dirección F000h:FFF0h que contiene, en la mayoría de los

casos, un salto a un conjunto de rutinas del BIOS llamado POST (Power On Self Test).

2. Se ejecutan estas rutinas de chequeo.

3. El POST configura el sistema (Memoria, puertos, discos duros,…)

4. Salvo que se halla detectado una BIOS adicional para el arranque, el POST pasa el control a las rutinas

BIOS de arranque (boot block), que buscan en el primer sector del disco de arranque la presencia del

sistema operativo o de algún gestor de arranque.

3.2.5.1.- POST (Power On Self Test)

Son una serie de rutinas de diagnóstico que el ordenador realiza de manera automática cuando se

enciende o se reinicia. Con ellas se comprueba el hardware imprescindible del ordenador (el conteo de

la memoria, la breve iluminación del LED del teclado durante el arranque, etc.).

Antes de realizar cada chequeo, el BIOS pone el código POST de dicho chequeo en la dirección de puerto

80H (los BIOS Compaq utilizan la 84H).

Estos diagnósticos del sistema y operaciones de inicialización se realizan ante un arranque en frío o un

reset hardware, obviándose en arranques en caliente (Ctrl+Alt+Supr).

Algunas placas base, como esta ECS A990FXM-A, incorporan un display para visualizar los códigos POST http://www.guru3d.com

Existen unas tarjetas especiales llamadas tarjetas POST que una vez insertadas en una ranura PCI monitorizan los códigos y los muestran en un display con formato XX hexadecimal. Acudiendo a la tabla de códigos POST que el fabricante de la placa base o el del BIOS ofrece, pueden localizarse averías que impiden el arranque del sistema.



Ejemplo: varios de los chequeos que realiza el POST de un BIOS fabricado por AMI: Chequeo de los registros del micro: Se cargan todos los registros con valores 05555h, 0AAAAh, 0CCCCh,

0F0F0h y chequea si se retienen los valores. (Observar que 516 = 01012 y A16 = 1010, de forma que se

prueban todos los bits con valores 0 y 1).

Acción ante el error: 5 pitidos cortos en un bucle infinito. El sistema se para.

Checksum del ROM BIOS: Se suman las palabras del BIOS ROM desde F000:8000h hasta F000:FFFEh.

La suma de las palabras (Checksum) debe ser 0.

Acción ante el error: 9 beeps cortos en un bucle infinito. El sistema se para.

Chequeo del controlador del teclado.

Chequeo del registro de arranque de la CMOS.

Chequeo de los canales 2, 1, 0 del timer.

Chequeo del refresco de memoria.

Chequeo de los primeros 64 KB de memoria.

Chequeo de memoria caché.

Pila CMOS, opciones y checksum

Verificación del tipo de display.

Paso a modo protegido.

Chequeo de las lineas de dirección y búsqueda del tamaño de memoria.

Chequeo de memoria convencional y extendida.

Chequeo del controlador DMA.

Chequeo del teclado.

Verificación y configuración del sistema, incluye:

- Configuración disquetera.

- Configuración disco duro.

- Verificación tamaño memoria.

- Control de la ROM opcional.

- Inicializar área de datos del timer

- Configurar puertos impresora y RS-232.

- Chequear bloqueo de teclado.

- Visualizar todos los mensajes de error

Pasar el control al ROM del sistema.

- Si se detecta ROM opcional (p. ej. SATA-RAID) se pasa el control a ella.



3.2.6.- TECNOLOGÍAS

3.2.6.1.- BIOS

La tecnología de fabricación de los circuitos integrados que contienen el código BIOS ha evolucionado:

EPROM

Hasta hace poco utilizaban tecnología EPROM (Erasable Programable ROM). En esta tecnología, son

grabadas por el fabricante, aunque también el usuario puede hacerlo con un aparato especial. Este

aparato grabador de EPROMs tiene un zócalo ZIF donde insertar el circuito integrado que es controlado

por software desde un PC. Pueden volverse a grabar, pero antes deben borrarse mediante una

exposición prolongada a radiación ultravioleta.

Flash EEPROM

Las ROM modernas, utilizan tecnología FLASH EEPROM (Electrically Erasable

Programmable ROM), lo que, además de aludir a la posibilidad de borrarla

eléctricamente, nos dice que las reprogramaciones se efectúan en un corto

periodo de tiempo.

La reprogramación se realiza habitualmente desde algún software específico.

Hasta hace poco mediante un disquete de arranque limpio (i.e. modo real) que

contiene un programa al efecto (p.ej. FLASH Memory Update Utility de

Intel®), además de un fichero con el nuevo código binario. En las primeras

unidades, un fallo o interrupción del proceso de regrabación podía provocar

que el sistema no volviera a arrancar por la falta del código básico de

arranque que reside en el BIOS (boot block).



Organización interna

SPI Serial Flash Memory 64Mbit AT25DF641A. Adesto Technologies

Actualmente, en los chips EEPROM, la memoria se encuentra organizada en bloques que pueden

borrarse y actualizarse de forma individual o grupal. Uno de estos bloques, el bloque de arranque (boot

block), se encuentra protegido para evitar su corrupción y por tanto la imposibilidad de arrancar el

equipo.

Organización de un

BIOS-ROM en bloques

formados por

sectores. El borrado y

la escritura puede

realizarse a nivel de

sector (4 kB) o de

bloque (16 sectores)

BIOS‐ROM_MX25L3206E_3V_32Mb. MACRONIX INTERNATIONAL CO., LTD.

PROPUESTO 3.2: Traducir y comprender el siguiente texto: One common example: system not waking up from standby mode properly. In a typical scenario, a system works fine until a new riser card or peripheral is added and problems surface in getting the system to wake up. Since the BIOS plays a key role in preparing a system for standby mode, a BIOS update can resolve such issues.



La regrabación por software permite una actualización del código BIOS que corrija errores o incorpore

nuevas prestaciones. También abre una posible vía de ataque a virus, que puede evitarse bloqueando

la regrabación, por ejemplo mediante algún jumper en la placa base, como puede observarse en la

siguiente figura.

En la imagen superior observamos como los jumpers JP9 y JP10 posibilitan o impiden la grabación de la Flash EEPROM. Lo que hacen es cambiar la tensión de las patillas 10 (JP9) y la 11 (JP10) del chip. Observar como la regrabación del boot block requiere poner los jumpers en una posición concreta.

3.2.6.2.- CMOS RAM

Hace algún tiempo, la memoria CMOS estaba integrada junto con el reloj de tiempo real, como el

integrado de la compañía Dallas de la figura:

Actualmente el conjunto RTC-CMOS se encuentra integrado en el chipset de la placa base (Puente

sur).

A la izda. el integrado RTC-CMOS-pila junto al chip de memoria ROM que contiene el BIOS. Dcha. Proceso de extracción de la pila que alimenta al RTC-CMOS.



3.2.6.3.- La pila

Permite que, aunque el PC esté apagado, funcione el RTC y se mantengan los datos de la CMOS. La

pila suele estar en un zócalo propio para poder reemplazarla. Su duración disminuye al aumentar el

tiempo que el sistema se encuentre desconectado de la red eléctrica.

P. ej. Placa Mitsubishi IN440 Micro ATX lleva una pila de litio (botón) y especifica que su duración típica

es de 5 años, aunque las hay que indican 7 años de duración.

En la actualidad se utilizan las pilas de Litio en forma de botón, aunque también pueden verse

acumuladores de Ni-Cad que se recargan mientras el equipo permanece encendido.

The voltage of the battery can affect the RTC accuracy. In general, when the battery voltage decays, the RTC accuracy also decreases. High accuracy can be obtained when the RTC voltage is in the range of 3.0 V to 3.3 V.

Ejemplo: Chipsets Intel®: Desde los antiguos chipsets 430TX hasta la actualidad, el ICH (antes llamado puente sur) de los chipsets Intel® integra el reloj de tiempo real (RTC) y la memoria CMOS-RAM:

• La CMOS-RAM consta de 256 bytes divididos en dos bancos de 128 bytes, banco estándar y extendido. El banco estándar, contiene 10 bytes para fecha y hora, 4 bytes usados como registros de control (A,B,C,D) y 114 bytes usados como memoria RAM de usuario. El banco extendido utiliza los 128 bytes como RAM de propósito general.

• El funcionamiento del RTC requiere un cristal de referencia de 32’768 kHz (que se divide hasta 1 Hz) y una pila de litio de 3V que proporciona alimentación (también al RTC) durante 7 años aprox.

• Todos los movimientos de datos entre la CPU y la CMOS se realizan a través de registros mapeados en el espacio de E/S a partir de la dirección 70h.

Si, al arrancar la computadora, se reciben repetidamente mensajes instando a la ejecución del setup, puede deberse a un fallo en la batería. En este caso el sistema no puede retener los valores de configuración en la CMOS.

PROPUESTO 3.3: Traducir y comprender el siguiente texto. “A coin-cell battery (CR2032) powers the real-time clock and CMOS memory. When the computer is not plugged into a wall socket, the battery has an estimated life of three years. When the computer is plugged in, the standby current from the power supply extends the life of the battery. The clock is accurate to ± 13 minutes/year at 25 ºC with 3.3 VSB applied.” NOTE: If the battery and AC power fail, custom defaults, if previously saved, will be loaded into CMOS RAM at power-on.



3.3.- MEMORIA RAM

3.3.1.- SDRAM (SYNCRONOUS DINAMIC RAM)

Los contenidos de memoria deben refrescarse continuamente ya que el estado binario depende de la

presencia o ausencia de carga en la celda de memoria (condensador) cuyas corrientes de fuga

acabarían por vaciar la celda.

3.3.1.1.- Arquitectura física de la memoria

Para el acceso físico a una dirección de memoria, el controlador de memoria se encarga de traducir las

direcciones lógicas del sistema operativo a direcciones físicas (Filas y columnas).

El controlador de memoria se encarga de las

diferencias existentes entre la dirección lógica

a la que se quiere acceder y la dirección física

a la que se accede. La primera diferencia es

que, físicamente, se accede a filas y columnas

de varias matrices que se encuentran en varios

circuitos integrados. Este hecho puede

apreciarse en la figura inferior.

La organización física de memoria queda jerarquizada de la siguiente manera:

Celda Matriz Banco Circuito integrado Módulo

Celda

Imagen: Brian T. Davis. Advanced Computer Architecture Laboratory University of Michigan

Estructura de una celda DRAM. Un transistor y un condensador por cada bit. Puede observarse:

- Necesidad de refresco - Página y fila son sinónimos.

Controlador dememoria

RAM

Direcciónlógica:F003

Dirección físiChips: 5 y 6Fila: 1FColumna: B3

Busdirecc.



Matriz

Las celdas se organizan en filas (Páginas) y columnas que forman una matriz.

Varias matrices forman un banco.

Cuando se direcciona una fila, se dice que se ha abierto un página (open page) todos los bits de dicha

página quedan disponibles en los “Sense amplifiers” (ver figura anterior). La dirección de columna

aplicada al decodificador de columna determina cuales de los datos de dicha página son leidos o escritos.

Tamaño de página: Viene determinado por el número de columnas de cada fila y el número de bits que

tienen la misma dirección de fila (nº de matrices).

Ejemplo: En la figura, el tamaño de página es de 1024 columnas de 4 bits cada una = 512 Bytes. Los llamados “Sense amplifiers” son aquí nombrados como “puertas de e/s”.

Estructura interna chip DRAM de 4 Mbits (1024 x 1024 x 4 bits)

Las señales (patillas) que tendrá el chip de la figura son:

RAS (Row Acces Strobe): Indica que la dirección presente en el bus se refiere a una fila.

CAS (Column Acces Strobe): Indica que la dirección presente en el bus se refiere a una columna.

W (Write): Indica que la operación a realizar es de escritura.

OE (Output Enable): Habilitación de la salida, es decir operación de lectura.

A0-A9: Bus de direcciones de 10 bits (1024 filas ó columnas)

D0-D3: Bus de datos de 4 bits (1 bit por cada matriz).



Banco

Ante el incremento de la

capacidad, se añadió otro

nivel jerárquico en la

organización de la RAM.

Así, los chips DRAM se

dividieron internamente

en bancos.

En la figura un chip DRAM de 256 Mbits formado por 4 bancos

direccionados por las señales BA0 y BA1.

Imagen: J. Scott Gardner. www.extremetech.com

Circuito Integrado

Ejemplo de organización interna de un chip SDRAM

Micron Technology, Inc.

PROPUESTO 3.4: Comprobar concordancia de cifras: Capacidad de cada matriz, nº de matrices, Nº de bancos, etc.



Los circuitos integrados de memoria RAM suelen nombrarse por su densidad, es decir, por la capacidad

del circuito integrado expresado en megabits, pero su organización interna puede ser de varias formas.

Como ejemplo, veamos la siguiente tabla:

Familia de circuitos integrados de memoria SDRAM de 64 megabits MICRON®

Marca del encapsulado

(Capacidad matriz x nº bancos) x nº de matrices

Capacidad matriz x Nº matric. x nº bancos

MT48LC16M4A2 16 Meg x 4 4 Meg x 4 x 4 banks



Módulo

Para completar un bus de datos de 64 bits como el de los micros actuales, necesitamos reunir varios

chips. Este conjunto de chips va soldado en una placa de circuito impreso que se conoce como módulo.

Ejemplo: En la imagen, un módulo DIMM usado desde los primeros Pentium (bus de datos de 64 bits).

Imagen: Brian T. Davis. Advanced Computer Architecture Laboratory University of Michigan

Sobre los diferentes tipos de módulos de memoria RAM hablaremos en apartados posteriores.

3.3.1.2.- Acceso a memoria

Tiempo de acceso

Parámetro que tradicionalmente ha definido la velocidad de acceso a memoria.

Representa el tiempo que pasa desde que el micro da una orden de lectura/escritura hasta que el dato

queda disponible en el bus de datos.

Es un parámetro poco usado. Como veremos a continuación, en la actualidad se tienen en cuenta varios

retardos que se producen en el acceso a memoria que hacen difícil fijar el inicio y el fin de la transferencia

para todas las transacciones.



Ráfagas (Burst)

El acceso a memoria no se produce de palabra en palabra. Desde la llegada del Intel® 486, la CPU

extrae los datos de memoria en burst, que son ráfagas de varios datos en posiciones consecutivas (i.e.

misma fila).

Procesador 486 Pentium Pentium Pro, II Athlon XP, 64, Pentium 4 Core duo, AMD x2 Tipo memoria DRAM FPM, EDO SDRAM DDR DDR II

BURST 4 datos x 4 bytes = 16 bytes

4 datos x 8 bytes = 32 bytes

8 datos x 8 bytes = 64 bytes

Configurable: 2, 4, 8 datos de 8 bytes = 16, 32, 64 bytes.

Configurable: 4, 8 datos de 8 bytes = 32, 64 bytes.

BUS DE DATOS 4 bytes = 32 bits 8 bytes = 64 bits 8 bytes = 64 bits 2 canales de 8 bytes = 128

bits 2 canales de 8 bytes = 128 bits

En la actualidad, el controlador de memoria determina la longitud de la ráfaga partiendo de las

especificaciones que cada módulo guarda en un chip ROM que incorpora (conocido como SPD),

pudiendo quedar fija o cambiarse entre varios valores. Para ello, el controlador de memoria dispone de

un registro de configuración que el BIOS, tras leer el chip ROM, escribe durante el arranque.

Ejemplo: módulo Corsair CM73SD512R de 512 MByte Registered DDR DIMM con ECC Este módulo permite longitudes de ráfaga de 2, 4 y 8 datos. Ejemplo: El controlador de memoria DDR Intel® 82875P especifica: ” Burst length of 4 and 8 for single-channel (32 or 64 bytes per access, respectively); for dual-channel a burst of 4 (64 bytes per access)”

Como ya hemos visto, el acceso a la memoria se realiza por filas y columnas. Cada dato del burst se

direcciona fijando la fila (i.e. abriendo la página) y cambiando secuencialmente la dirección de

columna.



Cronograma de lectura SDRAM sin cambio de página (row)

La siguiente figura representa el cronograma de lectura de una SDRAM en ráfagas de 4 datos:

RAS: Row Acces Strobe

CAS: Column Acces Strobe

BA0: Bank Address 0

WE: Write Enable

tRAC: Sería el equivalente al tiempo de acceso, pues va desde que se direcciona la fila hasta que el primer

dato está disponible en el bus de datos.

tRCD: Retardo de RAS a CAS. Tiempo que transcurre entre la activación de ambas señales.

tCAC: Intervalo entre la activación de la señal CAS y la disponibilidad del primer dato del burst. Llamado

CAS Latency (CL).

Que no haya cambio de página significa que las direcciones de banco y de fila (página) se encuentran

ya cargadas en los latch de fila y de banco. Veamos el proceso de lectura representado en el

cronograma anterior:

1. Se activa la señal RAS, indicando que en el bus de direcciones se halla la dirección de la fila (Row).

Esta dirección de fila queda fijada hasta que se lean todas las columnas.

2. Instantes después se activa la señal CAS, indicando que en el bus de direcciones se halla la dirección

de la primera columna (Col).

3. Tras un intervalo (tCAC) para extraer el primer dato, éste (Data) aparece en el bus de datos. Este

parámetro es más conocido como CAS Latency, CL, expresado en ciclos de reloj.

4. Se extraen los 4 datos del burst con un ciclo de reloj entre ellos. A esta sincronización se debe la

letra S (Syncronous) de las siglas SDRAM.



Ejemplo: Latencia CAS de lectura de un chip SDRAM Micron MT48LC.

Observar que antes de terminar la ráfaga de datos ya se ha direccionado la columna b. 1) Las direcciones de banco y de fila se encuentran ya cargadas en los latch de fila y de banco. 2) Se activa la orden (command) de lectura. 3) Tras 2 ciclos (CL, CAS Latency) el primer dato de la ráfaga queda disponible en el bus de datos. 4) Después se extraen un dato en cada ciclo de reloj.

Ejemplo: Placa Pentium III, bus externo de 100 MHz, Memoria SDRAM de 10 ns, ráfaga de 8 datos. El ciclo de reloj será: 1/100 MHz = 10 ns. Según el cronograma, el retardo (latencia) entre la orden de lectura (READ) y la salida del primer dato al bus es de 2 ciclos de reloj, es decir 20 ns. A partir de ahí se emplea un ciclo de reloj para leer cada uno de los 8 datos del burst (8 x 10 ns = 80 ns). Total = 100 ns. Esto mismo sucede en el resto de circuitos integrados que completan el bus de datos (64 bits), por lo que una ráfaga contiene 8 datos de 64 bits. Es decir, 64 bytes en 100 ns 640.000.000 B/s. = 610,3 MB/s.



Cronograma de lectura SDRAM CON cambio de página (row)

El anterior cronograma comenzaba con la dirección de fila ya cargada y disponible en el bus de

direcciones. Es decir, que únicamente se consideraban los retardos debidos al cambio de columna, sin

tener en cuenta los debidos al cambio de fila (página). Pero cuando se deben leer/escribir datos de

otra fila distinta a la anterior, hay que volver a cargar la dirección de dicha fila, dando lugar a dos

nuevos retardos:

tRAS = Active to Precharge Command Delay. Tiempo mínimo que una fila debe permanecer activa antes

de poder activar otra distinta.

tRP = RAS precharge. Tiempo empleado en limpiar el buffer de fila activa antes de poder cargar otra

dirección de fila distinta.

A estos dos retardos debidos al cambio de página (fila) hay que añadir los que ya habíamos

contemplado en el primer cronograma que se producen en los accesos a las columnas de la misma fila:

tRCD y tCAC (CL).

3.3.1.3.- Especificaciones

En sus últimos años de vigencia, la memoria SDRAM casi siempre se especificaba mediante la frecuencia

de reloj a la que era capaz de sincronizarse: PC-100, PC-133.

A veces, se añadía el parámetro CAS Latency (CL): P.ej. PC-100, CL2.

Especificaciones más precisas incluían tres cifras en este orden:

x-y-z = CAS latency – RAS to CAS delay (tRCD) – RAS precharge time (tRP). P. ej.: PC-100, 3-3-3

Especificaciones PC-100, PC-133.

Básicamente, estas especificaciones tenían como objetivo aclarar la confusión creada con las especificaciones anteriores de SDRAM. Cuando surgieron los buses de 100 MHz se pensaba que una memoria con especificación de 10 ns podría funcionar a esa velocidad. Sin embargo los tiempos de latencia y problemas de estabilidad hacían que muchos de estos módulos no funcionasen. Se debían usar módulos con tiempo de acceso de 8 ns. Así pués, un módulo de memoria que cumpla la especificación PC100 o PC133 indica que es capaz de funcionar de forma estable a esa velocidad sin tener que deducirlo de sus parámetros. Las memorias PC133 se fabricaban tanto con latencias CAS2 como CAS3. La diferencia de precio era escasa, y el aumento del rendimiento de acceso a memoria hasta de un 20%. Desgraciadamente la mayoría de integradores omitían este detalle.



3.3.2.- DDR SDRAM (DOUBLE DATA RATE SDRAM).

Se basa en el diseño de la SDRAM, pero transfiere datos tanto en el flanco de subida como en el de

bajada de la señal de reloj, con lo que se duplica la cantidad de información que puede transferir. Aún

así, la velocidad de transferencia de datos de la memoria DDR no es el doble de la SDRAM debido a:

La duplicación no se produce durante la fase de direccionamiento (bus de direcciones)

La latencia previa a la disponibilidad de los datos reflejada en los parámetros estudiados.

Cronograma del proceso de lectura de una ráfaga de 8 datos en una memoria DDR. Observar la latencia y la transferenica de dos datos en cada ciclo de reloj.

3.3.2.1.- Nomenclatura

En cuanto a la nomenclatura usada en esta tecnología tenemos dos tendencias:

DDR200, DDR333, DDR400 donde la cifra que acompaña a las siglas DDR se refiere a la frecuencia

“efectiva” del bus (MT/s), no a la frecuencia de la señal de reloj. Por tanto DDR400 funciona en un bus

del sistema a 200 MHz.

Otra nomenclatura usada es PC1600, PC2100 que se refiere al ancho de banda teórico en MB/s.

PROPUESTO 3.5: Realizar una tabla donde se vea la correspondencia entre las nomenclaturas de la memoria DDR junto con la frecuencia del bus del sistema y el ancho de banda del bus en MB/s.

3.3.2.2.- Latencia

Actualmente, las memorias DDR-SDRAM suelen especificarse mediante 4 cifras separadas que son

respectivamente CL-tRCD-tRP-tRAS expresadas en ciclos de reloj. P.ej. 3-2-2-7

Ejemplo:

Especificación típica de latencia en memorias DDR. Los parámetros están ordenados por orden creciente de importancia.



Ejemplo:

Parámetros de la memoria DDR instalada en un ordenador portátil con Pentium M 1’6 GHz y chipset Intel® 855GME

Generalmente, cuando se habla de “latencia” a secas o “CAS Latency”, se refiriere al intervalo tCAC

expresado en número de ciclos de reloj del bus de memoria. Por lo tanto, CL = tCAC/tCLK. Como

hablamos de ciclos de reloj, el valor resultante se redondea al valor entero más próximo permitiéndose

valores mitad como 2,5 CLK (donde tclk se refiere al periodo de reloj del bus de memoria).

Ejemplo: Cuantificar la latencia de una memoria que posee un tcac=25 ns y funciona sobre un bus de memoria a 100 MHz: El periodo de la señal de reloj del bus será: T = 1/100 MHz Tclk = 10 ns. Diviendo: 25 ns/10 ns Latencia CAS2,5 o también expresado CL2,5

Ejemplo: ¿Cuál es la velocidad de transferencia usando memoria DDR-400 del tipo 3-2-2-7 para una ráfaga de 4 datos que incluye cambio de página? Frecuencia de reloj = 200 MHz Periodo de reloj = 5 ns Disponibilidad del 1er dato: (3+2+2+7) ciclos · 5 ns/ciclo = 70 ns Lectura de los 4 datos ½ ciclo cada dato ya que es DDR 2 ciclos de 5 ns = 10 ns

Tiempo TOTAL aproximado = 70 ns + 10 ns = 80 ns Total datos transferidos = ráfaga de 4 datos de 64 bits = 32 bytes

Velocidad de transferencia = 32 bytes / 80 ns = 400.000.000 B/s = 381,5 MBytes/s. Este representa el peor caso, pues ha habido que cambiar de fila (página).

PROPUESTO 3.6: Comparar la velocidad anterior con la velocidad de transferencia para la misma ráfaga si los datos se encontraran en la misma página y con la velocidad de transferencia máxima.

3.3.2.3.- DDR2

Por ser una evolución de la memoria DDR, es compatible con ella a nivel funcional:

No requiere grandes cambios en los controladores de memoria.

Mejoras en la arquitectura de control permiten bajar la latencia.

Menor consumo eléctrico.

Ráfagas de 4 datos, se permiten también de 8.

Tecnologías de producción compatibles reducen los costes.

La frecuencia de reloj/tasa de datos (MHz-MT/s) aumenta: 267-533, 333-667, 400-800.



Micron® 2Gb DDR2 SDRAM Component MT47H512M4HG-37E

PROPUESTO 3.7: Dibujar la arquitectura interna de la DDR2 de 512 Meg x 4. Comparar las velocidades de transferencia: máxima, con cambio de página, sin cambio de página de la DDR2-667.

3.3.2.4.- DDR3

Aunque los conceptos básicos tratados siguen siendo válidos, la memoria DDR3 supone un avance en

algunos parámetros:

Menor consumo: 1,5 V respecto a los 1,8 V de la DDR2

Los módulos, al igual que DDR2, tienen 240 contactos pero incorporan una muesca que impide su

inserción en ranuras DDR y DDR2.

Frecuencia efectiva del bus de datos 800, 1066, 1330, 1600 MT/s.

Latencias mayores que DDR2, que se ven compensadas por las mayores frecuencias de reloj.

Se añade un pin de RESET asíncrono que permite borrar la memoria asegurando, por ejemplo, que la

memoria está limpia tras un reinicio del sistema.

Otras mejoras en la arquitectura interna.

3.3.2.5.- DDR4

Verification and debugging techniques for next‐generation DDR. Chris Loberg ‐March 21, 2013. www.edn.com

La nueva generación de memoria DDR vuelve a reducir el voltaje, lo que permite bajar el consumo.

También se vuelve a aumentar la velocidad de transferencia.

Soporta un nuevo estado de bajo consumo que permite a la controladora de memoria pasar a modo

standby sin necesidad de refrescar la memoria. Podría reducir el consumo entre un 40 % y un 50 %.

Aumento en la densidad de integración: Más memoria en el mismo número de ranuras.



3.3.3.- EL CONTROLADOR DE MEMORIA

Es un componente esencial del ordenador cuya función es controlar el movimiento de datos desde y

hacia la memoria. Como ya se explicó, para el acceso físico a una dirección de memoria, el controlador

de memoria debe traducir las direcciones lógicas del sistema operativo a direcciones físicas (Filas y

columnas).

En la actualidad también se encarga de temporizar el refresco de la memoria DRAM.

Puede formar parte del chipset o encontrarse integrado en el microprocesador.

Determina aspectos del sistema tan importantes como

El tipo de memoria: DDR, DDR2, DDR3

La cantidad máxima instalable.

El tipo de chequeo de datos, como paridad y ECC.

Controlador de memoria integrado en el MCH (Memory Controller Hub) del chipset Intel® 925.

Controlador de memoria integrado en el microprocesador AMD Opteron.



3.3.4.- CONFIGURACIÓN

3.3.4.1.- Serial Presence Detect (SPD)

Los módulos de memoria actuales permiten la configuración automática del controlador de memoria

gracias a que incluyen un chip EEPROM que contiene los principales parámetros:

Velocidad y tiempos de acceso (latencias).

Número y organización interna de los chips de memoria.

Información del fabricante del módulo.

Durante el proceso de arranque, las rutinas del BIOS obtienen de ese chip EEPROM los parámetros

específicos de cada DIMM para que inicializar correctamente el controlador de memoria.

Ejemplo: Chipset Intel® 440-BX Soporta hasta 4 DIMMs. La interfaz de memoria es totalmente configurable a través de un conjunto de registros de control. El BIOS necesita determinar el tipo y cantidad de memoria instalada para configurar los registros, antes de acceder a la interfaz de memoria. Esta detección se realiza a través del System Management Bus (SMB). Proporciona el refresco de la DRAM con velocidad programable (La velocidad normal es de 1 refresco cada 15,6 s, es decir 64,1 KHz).



Aún así, es posible la configuración manual de esos parámetros mediante el BIOS-SETUP, para ello

algunas placas base incorporan información en sus manuales.

Configuración de la temporización de memoria en una placa base Intel® D865PERL mediante el BIOS setup.

Menú de configuración del BIOS-Setup de la placa base ASUS A7V8X.

XMP (eXtrem Memory Profile) La especificación XMP de Intel® permite guardar en el SPD valores extremos de los parámetros. Es decir, valores que sobrepasan los establecidos por el organismo de normalización JEDEC, cuya finalidad es exprimir el rendimiento de la memoria. Tras el arranque normal con los valores estándar, el BIOS Setup nos permitirá cargar esos valores extremos con los que funcionará la DRAM.

http://www.intel.com/content/www/us/en/chipsets/extreme‐memory‐profile‐ddr3‐technology‐paper.html



3.3.5.- REFRESCO

Después de unos 64 ms los contenidos de una celda DRAM deben ser reescritos (refrescados) debido a

la paulatina pérdida de carga (leakage current ≡ corriente de fugas). Esto se realiza durante el llamado

ciclo de refresco que es un proceso interno de la DRAM sincronizado por el controlador de memoria de

la placa madre. Cada ciclo de refresco consume varios ciclos del procesador, por lo que penaliza el

tiempo de acceso.

En cada chip de memoria existe un bloque llamado contador de refresco que permite generar la

dirección de todas las filas:

1. Se inhabilita el chip mientras dure el proceso de refresco.

2. El contador de refresco genera la dirección de la primera fila.

3. Se refrescan todas las celdas de la fila seleccionada.

4. El contador pasa a generar la dirección de la siguiente fila.

5. Fin del ciclo de refresco.

El proceso se repite hasta refrescar todas las filas, por lo que se necesitarán tantos ciclos como

filas tenga la memoria.

Ejemplo: Controlador de memoria del Chipset Intel® 430-TX que incluye la placa BIOSTAR 8500 TTD. Puede ajustarse desde el BIOS-setup, el valor del periodo de refresco entre los valores 15’6 s, 31’2 s, 64’4 s, 125 s, 256 s. Si tuvieramos que refrescar un chip de memoria de 4096 filas en 64 ms, necesitaremos un ciclo de refresco cada (64 ms/4096) = 15,6 s. Este valor se encuentra entre los disponibles.

A medida que aumenta la densidad de los chips de memoria, y por tanto el número de filas de sus

matrices, debe disminuir el intervalo de refresco

Ejemplo: El controlador de memoria Intel® 82975X, en su registro de configuración del intervalo de refresco, dispone de 3 bits que lo definen.

000 = Refresh disabled 001 = Refresh enabled. Refresh interval 15.6 μs 010 = Refresh enabled. Refresh interval 7.8 μs 011 = Refresh enabled. Refresh interval 3.9 μs 100 = Refresh enabled. Refresh interval 1.95 μs 111 = Refresh enabled. Refresh interval 64 clocks (fast refresh mode)



3.3.6.- MÓDULOS

En la actualidad los chips de memoria se encuentran soldados sobre una Placa de circuito impreso

(PCB) formando lo que se conoce como módulo de memoria.

3.3.6.1.- DIMM (Dual In-line Memory Module).

Actualmente, los módulos DIMM albergan chips de memoria DDR-SDRAM:

Acceso R/W de 64 bits.

Los primeros funcionaban a 5 y 3,3 Voltios. Actualmente apenas sobrepasan 1 V

Instalación

1.- Descargar la electricidad estática.

2.- Agarrar el módulo con los dedos por los cantos

mas cortos fijándonos que las mellas del canto

de conexión correspondan con las del zócalo.

3.- Insertar en ángulo de 90º.

4.- Asegurarse de que las pestañas hacen “click”,

quedando fijado.

Las muescas (notch en inglés) de módulos de memoria incompatibles entre sí se encuentran a distinta

distancia impidiendo que el usuario pueda equivocarse al insertar módulos en ranuras en las que no

funcionarían.

Izda.: Módulo DIMM de 240 contactos DDR2-533 Registered, 1 GB, con una muesca en el centro.

Dcha.: Módulo DDR3 de 240 contactos donde la muesca ya no está centrada para evitar confusiones en la instalación.

http://www.simmtester.com



En las imágenes podemos observar las distintas distancias entre muescas de módulos que no usan el mismo voltage o que pertenecen a distinta tecnología (DDR2 vs DDR3).

Muesca en módulos DDR2 vs DDR3.

Módulos Unbuffered, buffered (Registered), Fully Buffered y Load Reduced.

Más allá de los 4 módulos de memoria que son habituales en los ordenadores de sobremesa, cuando se

necesitan grandes cantidades de memoria (servidores, estaciones de trabajo), aparecen problemas

eléctricos. La señal eléctrica se degrada hasta impedir el normál funcionamiento del sistema de

memoria. Estos problemas de integridad de señal aparecen, entre otras cosas, por el aumento de las

capacidades parásitas y del ruido eléctrico que acarrea tal cantidad de módulos. Las líneas que más

sufren este problema son las de control y las que transportan la señal de reloj.

Una forma de solucionar este problema es mediante unos circuitos integrados que se añaden al módulo

(en la imagen 2 chips Register). Éstos actúan como repetidores de las señales de control y como latch

del bus de direcciones. Así se consigue bajar la carga capacitiva que soporta el controlador de memoria

aunque a costa de perder ciclos de reloj. Con fines parecidos, se añade un circuito específico como

repetidor de la señal de reloj (en la imagen PLL). Este tipo de módulos de memoria reciben el nombre

de RDIMM (Registered DIMM) o también buffered.



Módulo Infineon 2.5 V 184-pin Registered DDR SDRAM de 1 GB y 2 GB

Fully Buffered DIMM

A medida que se fue incrementando la frecuencia de funcionamiento de la DRAM aparecieron, de

nuevo, los problemas de integridad de la señal, incluso en los Registered DIMM.

Intel solucionó el problema inventando los Full Buffered DIMM (FBDIMM). En ellos, un chip controlador

en el centro del módulo DIMM acepta una entrada de señal en serie de alta frecuencia. Este chip

convierte la señal serie a paralelo y la conduce a los chips de memoria. Con este enfoque se reduce el

número de líneas de señal en la entrada del módulo DIMM y los problemas que conlleva tantas líneas.

Gracias a esta solución, podremos instalar más módulos en las placas base de los servidores y

estaciones de trabajo.



Ejemplo: En el siguiente diagrama de bloques de un sistema de memoria con FBDIMMs (Full Buffered DIMMs) podemos observar:

• Cada módulo lleva un circuito integrado AMB (Advanced Memory Buffer) o El AMB es el responsable de gestionar los datos y las peticiones de memoria

reenviando, si es preciso, las peticiones a los otros FBDIMMs del canal. • Permite la existencia de hasta 8 módulos de memoria (FBDIMM) en el canal. • La señal de reloj común para los módulos y el controlador procedente del circuito

generador de reloj de la placa base (CK Source)

http:\\www.micron.com 512MB DDR2 SDRAM FBDIMM : MT9HTF6472FY‐667

Load Reduced DIMM

Mientras Fully-Buffered DIMM originalmente era una buena idea, la industria pronto encontró que tiene

problemas de implementación. La frecuencia de entrada en serie tiene que ser 4 veces más alta que la

frecuencia de reloj de la memoria. Esto lo sitúa en el rango de frecuencias de microondas lo que entra

de lleno en un terreno plagado de dificultades técnicas. Además, la elevada frecuencia de entrada en

serie también aumenta la generación de calor hasta un punto inaceptable.

Ante este problema ha llegado un enfoque distinto, la LRDIMM.

En los LRDIMMs, todas las líneas se almacenan en buffers. El LRDIMM (DIMM de carga reducida) funciona

de forma muy parecida a los DIMMs registered. El bus de direcciones y las señales de control pasan a

través del registro y la señal de reloj se retransmite a través de un PLL. La diferencia está en que

también las líneas de datos pasan por un buffer. De esta manera, todas las líneas de señal están “fully

buffered” en el modo paralelo.



La siguiente imagen refleja las diferencias entre los módulos expuestos anteriormente:

En los dos primeros módulos pueden observarse las diferencias entre los DIMMs registered, con el chip

que hace de buffer en el centro del módulo, y los “normales” Unbuffered DIMM que no constan de dicho

circuito integrado.

En los módulos registered (también llamados buffered) del centro de la imagen, solo las líneas de control

pasan por un buffer, mientras que los módulos Full buffered también lo hacen las líneas de datos, que

son transmitidas mediante una conexión serie punto a punto. Esto eleva el coste de este último tipo de

módulos.

www.jedec.org



3.3.7.- MÚLTIPLES CANALES DE MEMORIA

Actualmente los chipsets se benefician del doble, triple y hasta cuádruple canal de acceso a la RAM.

Se gana en prestaciones si instalamos los módulos por parejas, ternas o cuaternas, aunque también

permiten instalar otro número de módulos a costa de perder prestaciones.

Por ejemplo, el AMD Opteron lleva integrado el controlador de memoria DDR de doble canal que lo

permite. Intel®, por su parte, implementa controladores de memoria de 4 canales en varios de sus

modelos de micro.

En la placa base, las ranuras de cada canal se fabrican en distinto color

Los Intel® Core i7 implementan controlador de memoria de cuádruple canal

PROPUESTO 3.8: traducir el siguiente texto: The AMD FX-53, like the FX-51 before it, embeds an integrated 128-bit wide memory controller and a single HyperTransport link. This means that the memory controller runs at the full 2.4GHz core processor speed. The rated maximum thermal power of the FX-53 is 89 W, pretty mild for a 2.4GHz processor with 106M transistors and a 193-square-millimeter die size. Except for the 200MHz higher clock rate, the FX-53 appears to be the same as the FX-51 in every respect. The new CPU still sports 1MB of L2 cache and 128KB of L1 cache (split into 64KB data cache and 64KB instruction cache). And, like the original, the new FX still requires the use of registered DDR memory.

Distintas configuraciones del sistema de memoria de doble canal. La mala colocación de los módulos

puede significar la merma de prestaciones:



3.4.- MEMORIA CACHÉ

Desde la aparición de micros con frecuencias de reloj de 25 MHz y mayores, la memoria de trabajo

formada por chips DRAM con tiempos de acceso > 60 ns (1/16,6 MHz) se volvío mas lenta que la CPU,

por lo que el micro debía insertar ciclos de espera durante los accesos a memoria.

Usar tecnología SRAM (RAM estática), mucho más rápida, es una solución demasiado cara cuando se

necesitan grandes cantidades de memoria, como sucede con la memoria de trabajo (RAM).

Una solución de compromiso es disponer de una “pequeña” cantidad de memoria SRAM donde guardar

los datos/instrucciones más habituales para así poder acceder a ellos mas rápidamente. Puede

pensarse en la caché como en una mesa de trabajo, donde guardamos los papeles que más a menudo

usamos, mientras que la memoria principal sería el archivo que se encuentra detrás. Cuando el

procesador necesita un dato/instrucción, busca primero en la caché, si no está ahí, se dirije a la

memoria principal mas lenta.

3.4.1.- NIVEL LÓGICO

Como las instrucciones se procesan de manera secuencial, los programas bien diseñados evitan los

saltos a posiciones lejanas de memoria, y procuran mantener los datos en posiciones adyacentes.

Cuando se ejecuta un bucle, se está accediendo una y otra vez a la misma instrucción. Si en vez de ir

hasta la memoria de trabajo, guardásemos esta instrucción y las adyacentes en una memoria

intermedia, los accesos serían mas rápidos. Este es el principio de la memoria caché.

Un enemigo de la caché es la multitarea; varios procesos ejecutándose simultaneamente, cada uno con

porciones de código y datos en zonas no adyacentes. La solución pasa por aumentar el tamaño (512 KB

o más) o una memoria principal más rápida.

3.4.1.1.- Proceso de lectura

Cuando el dato buscado se encuentra en la caché, se habla de caché-hit (acierto) y cuando hay que

acudir a la memoria caché-miss (fracaso).

Cuando la CPU lee datos de memoria que no están en la caché se aprovecha para copiarlos en la caché.



3.4.1.2.- Proceso de escritura

Write Through

El controlador de memoria transfiere el grupo de datos de la CPU a la caché y actualiza la RAM.

El incremento de velocidad es muy pequeño, pero se consigue consistencia en los datos de ambas

memorias.

Write-Back

La actualización de la RAM no se realiza hasta que el dato se vaya a eliminar de la caché.

Se consigue mayor velocidad.

3.4.1.3.- Memoria de etiquetas: TAG-RAM

El tamaño de la caché es mucho menor que el de la RAM, por lo que las direcciones empleadas para

una no pueden emplearse directamente por la otra. Esto obliga a dividir el espacio en bloques de

longitud fija. Para evitar el volcado a la RAM de toda la caché, si sólo han cambiado unos pocos datos,

cuando el procesador genera una dirección de memoria se comprueba si el bloque en el que está

incluida se encuentra ya en la caché. Para ello la caché utiliza un chip de tecnología SRAM llamado

TAG-RAM en el que se almacenan las etiquetas que identifican los bloques disponibles en cada

momento. En caso de que el bloque se encuentre, se produce un acierto (hit), leyéndose el dato

solicitado por la CPU directamente de la caché. Si el bloque no se encuentra, se produce un fracaso

(miss). En este último caso se debe buscar el dato en la memoria principal, en vez de hacerlo

individualmente para cada dato, se carga todo el bloque. Nuevamente, debe existir una política de

intercambio para decidir dónde se ubica el nuevo bloque y cuál se devuelve a memoria principal en

caso de que sea necesario. Esta labor es realizada por el controlador de memoria, así que en este caso

depende del hardware.

Cuando la caché se encontraba en la placa base, existía un zócalo para TAG-RAM, pero habitualmente se dejaba como opción.

3.4.1.4.- Controlador de memoria caché

Se encarga de controlar el funcionamiento de la caché, coordinando los elementos involucrados:

CPU, caché, Tag-RAM y memoria RAM principal.

3.4.1.5.- Rendimiento

El rendimiento no es directamente proporcional al tamaño de la caché, ya que los procesos de

búsqueda se hacen mas largos. P. ej. Aumentar la caché L2 de 256 KB a 512 KB apenas suponía

aumento de rendimiento en la mayoría de sistemas Pentium.

Las prestaciones también dependen del controlador de memoria caché.



3.4.2.- NIVEL FÍSICO

Dentro del esquema funcional está situada entre la CPU y la memoria de trabajo (Véase figura),

aunque a nivel físico ha acabado por integrarse en el mismo die que la CPU.

Se emplea tecnología de RAM estática (SRAM asíncrona, SRAM burst síncrona y SRAM burst pipelined)

que ocupa más, es más cara, pero no necesita ciclos de refresco (Ver mas adelante en Tecnología).

La caché incorporada en las placas base solía venir soldada, disponiendo de zócalos para su ampliación. En algunas placas Pentium se incluía un zócalo CELP (Card Edge Low Profile) para la instalación de un módulo COAST (Caché On A STick) de caché burst pipeline.

3.4.3.- EJEMPLOS

Cache: Tamaño y velocidad

Nombre Cache L1 (KB) Cache L2 (KB) Instruc. Datos Ubicación Cantidad (KB) Vel. Max (MHz)

Intel® Pentium® II Xeon 16 16 Interna 512/1024/2048 velocidad CPU Intel® Pentium® II 16 16 “ 512 (velocidad CPU) /2 Intel® Pentium® Pro 8 8 “ 256/512 velocidad CPU Intel® Pentium® MMX™ 16 16 Externa 256/512 66 Intel® Pentium® 8 8 “ 256/512 66 Cyrix®/IBM® 6x86/6x86L 16 unificada “ 256/512 75 Cyrix®/IBM® 6x86MX™ 64 unificada “ 256/512 66 AMD® K6™ 32 32 “ 256/512 66

3.4.4.- TECNOLOGÍA

3.4.4.1.- SRAM (Static RAM)

Diagrama de bloques funcional de un chip de memoria SRAM IDT71V256SA: 3’3V, CMOS, 256K (32K x 8-Bit). Observar la ausencia de circuito de refresco.

PROPUESTO 3.9: verificar las cifras de la figura anterior. Datos-direcciones-capacidad.

CPU SRAM DRAM

Nivel 1 Nivel 2 Nivel 3



En lugar de los diminutos acumuladores de carga de las memorias DRAM, en las memorias SRAM cada

bit se almacena en un grupo de transistores:

No necesita ciclos de refresco mayor rapidez.

Aumento de tamaño problemas de integración

Más caro de producir.

Esto motiva que se utilice para memoria caché y no como memoria principal.

SRAM Asíncrona

Apareció en la época del 386.

No es capaz de seguir la frecuencia del bus por lo que el micro debe esperar, aunque menos que a una

memoria convencional.

Tiempos de acceso de entre 12 ns y 20 ns.

SRAM Burst Síncrona

Es capaz de funcionar en sincronización con el bus.

Es la mas rápida cuando el bus no sobrepasa los 66 MHz. Resulta caro producir memorias que se

sincronicen con un bus de mayor velocidad.

Tiempos de acceso típicos 8,5 ns y 12,5 ns.

SRAM Pipelined Burst

Dispone de un puerto para la lectura y otro para la escritura independientes, por lo que pueden solaparse

operaciones de entrada y salida de información.

La velocidad es ligeramente inferior que la SRAM síncrona cuando la frecuencia del bus NO sobrepasa

los 66 MHz, pero es mucho mas rápida en buses mas rápidos.

Tiempo de acceso entre 4 ns y 8 ns.

Vel. bus (MHz) 33 50 60 66 75 83 100

SRAM asinc. 2-1-1-1 3-2-2-2 3-2-2-2 3-2-2-2 3-2-2-2 3-2-2-2 3-2-2-2

SRAM burst sinc. 2-1-1-1 2-1-1-1 2-1-1-1 2-1-1-1 3-2-2-2 3-2-2-2 3-2-2-2

SRAM burst pipelined 3-1-1-1 3-1-1-1 3-1-1-1 3-1-1-1 3-1-1-1 3-1-1-1 3-1-1-1



3.5.- MANTENIMIENTO Los módulos de memoria SDRAM son mucho más complejos que otros circuitos integrados, por lo que el

control de calidad durante la fabricación se vuelve crítico.

3.5.1.- ERRORES DE MEMORIA

El test de memoria RAM que realizan las rutinas POST del BIOS puede ser eficaz en detectar errores

hardware, pero no en encontrar errores intermitentes (errores soft).

La mayoría de los errores intermitentes de memoria se producen cuando una celda se ve afectada por lo

que se escribe en otra celda adyacente.

Una forma de detectar estos problemas sería escribir un cero en una celda y unos en las adyacentes para

luego comprobar si esto ha afectado al valor original.

Este método requiere algo complicadísimo: conocer exactamente la arquitectura de cada chip de memoria

de cada módulo.

A pesar de ello, existen algoritmos que consiguen aproximarse a este método.

Podemos distinguir varios tipos de error de memoria:

3.5.1.1.- Errores soft

A menudo como resultado de una descarga temporal en una celda DRAM los datos son grabados

incorrectamente. Accesos posteriores podrán almacenar correctamente los datos en la misma celda.

3.5.1.2.- Errores hard

Fallos físicos dentro de una celda RAM que impiden la disponibilidad de los datos almacenados en una o

más localizaciones. Un error de este tipo puede parar el sistema bruscamente.

3.5.1.3.- Detección y corrección de errores

Las técnicas que tratan ambos conceptos se engloban en el término ECC (Error Checking and Correcting

o Error Correcting Code).

El aumento de la cantidad de memoria en los sistemas y el uso de nuevas tecnologías a frecuencias

cada vez mayores hace de la memoria un sistema sensible a errores transitorios o permanentes.

El control de errores implica tanto a los módulos como al controlador de memoria del chipset.

El aumento de precio de estos módulos puede justificarse en estaciones de trabajo y servidores.

Chequeo de paridad (Parity checking)

Implica la utilización de un noveno bit para chequear un byte.

Cuando se extrae un dato de memoria, el controlador de memoria del sistema chequea la paridad,

mostrando un error de memoria. El sistema se detiene para prevenir pérdidas de datos y corrupción de

ficheros.



Los módulos de memoria que poseen esta capacidad, tienen un chip adicional (nº impar de chips). En

caso de instalar este tipo de módulos, debe habilitarse la prueba de paridad (Parity checking) del

controlador mediante el BIOS Setup.

Corrección de errores: ECC:

Podemos observar como el segundo módulo incluye un chip de memoria más que el anterior. Éste se utiliza para la detección y corrección de errores (ECC: Error Checking and Correction). El tercer módulo, además del chip para ECC, incorpora otros tres: el buffer y los PLLs típicos de módulos registered.

En un bus de 64 bits (8 bytes), puede añadirse otro byte para el control de errores pasando a 72 bits.

Extracto del patillaje del módulo Corsair CM73SD512R de 512 MByte Registered DDR DIMM con ECC

ECC no sólo detecta un error de bit sino que además lo localiza, lo corrige y permite que el sistema

continue ejecutándose. También permite la detección de errores de 2, 3 y 4 bits (imposible con parity

checking).



3.5.1.4.- Redundancia de módulos de memoria

En la tecnología de HP-Compaq hot-plug RAID

memory, pensada para servidores de misión crítica,

la información es troceada en bloques que cada

controlador de memoria escribe en un banco

separado. En caso de desastre en un banco, los

controladores pueden reconstruir la información

gracias al banco de paridad. Además los módulos

averiados pueden ser sustituidos en caliente (Hot-

plug).

Mejoras de fiabilidad de una placa base para servidores:

ECC memory support to correct single-bit errors and detect multiple-bit errors; supports memory RAID, hot-plug memory, memory sparing and mirroring.

Intel®Server Platforms SR4850HW4 and SR6850HW4 Specifications

Memoria Chipkill

Esta tecnología de IBM también utiliza los mismos fundamentos que los sistemas de discos RAID. Cuando

se escriben datos en el DIMM, se escribe una suma de comprobación (checksum) en otra parte del

subsistema de memoria. Si ocurre un fallo de memoria, entoces se recupera inmediatamente mediante

recálculo con el checksum.

Este procedimiento permite que el sistema se recupere, no sólo de errores de un solo bit como la

memoria ECC estándar, sino también de errores de 2,3 y 4 bits. En algunos casos, incluso de un Chip

DRAM completamente inservible.

Disponibilidad de la memoria Chipkill

Simulaciones de carga durante 3 años han permitido a los laboratorios de IBM medir tasas de fallo del

99,94 % frente al 91 % de los módulos ECC.

PROPUESTO 3.10: ¿Cuál de los elementos mencionados en el siguiente texto identificas con el chip de monitorización del hardware?. “The SE7501WV2 server board provides DIMM failure LEDs located next to each DIMM slot on the baseboard. The DIMM failure LEDs are used to indicate double-bit DIMM errors. If a double-bit error is detected during POST, the BIOS sends a Set DIMM State command to the BMC indicating that the DIMM LED is lit. These LED’s will only be reset when a Front Panel Reset is performed with main power available to the system. Intel® Server Board SE7501WV2. Technical Product Specification.



3.5.2.- CUESTIONES DE MANTENIMIENTO

A la hora de evaluar la calidad de la memoria hay que tener en cuenta que el fabricante de los

circuitos integrados de memoria no tiene por que ser el fabricante del módulo donde se encuentran:

La calidad de los chips de memoria que forman el módulo (tiempos de establecimiento, tiempos de

mantemimiento, ventana de dato válido, ruido del sistema, ruido de la alimentación, etc)

La calidad de la placa de circuito impreso sobre la que se montan: nº de capas, calidad de soldaduras,

trazado de pistas, cantidad y calidad de condensadores de desacoplo.

La calidad del conjunto: El módulo de memoria ha sido verificado y validado para funcionar bajo las

especificaciones marcadas.

En todo caso es recomendable acudir a fabricantes de módulos conocidos que ofrecen garantía

ilimitada a sus productos.

La especificación PC100 dice, por ejemplo, que el módulo debe estar compuesto de al menos 6 capas. Esto puede notarse en el grosor de la placa y redunda en una mayor inmunidad al ruido (i.e. menor número de errores). Las de peor calidad pueden utilizar 4 capas, mientras otros fabricantes llegan a las 8 capas.

Ejemplo: módulo OCZ EL DDR PC-3700

OCZ EL DDR PC-3700 / 466mhz / Enhanced Latency Series Add our copper heat spreader to maximize cooling and extend your rams life while increasing performance. This memory easily surpasses even the newly adopted PC-3200 standard.

ULN Technology: (U)ltra (L)ow (N)oise shielded PCB.

Lifetime Warranty. 256MB or 512MB Modules based on

OCZ brand EL DDR IC. CL 2.5, 233 (466) MHz, 2.8 volt 184 Pin Dimm, Unbuffered.

PROPUESTO 3.11: a) ¿Para qué 2 cosas crees que puede servir la cubierta de cobre? b) ¿A qué se refiere la tecnología ULN? (PCB = Printed Circuit Board).



Problema Consecuencias potenciales

Chequeo insuficiente de los módulos

Posible corrupción de datos, gran cantidad de errores corregibles de

bit simple, o en el peor de los casos degradación del rendimiento del sistema o fallo del mismo.

Uso de SDRAM incompatibles

Diseño de placa de circuito impreso incorrecto (longitud de pistas, carga del reloj, impedancia de las pistas).

Serial Presence Detect (SPD) mal configurado o no configurado del todo.

Controlador de memoria del sistema no configurado para optimo

rendimiento, o el sistema no arranca.

Procesador mal informado sobre velocidad del módulo y densidad, causa de inestabilidad del sistema.

Contaminación en los contactos dorados Errores simples, dobles o múltiples que provocan fallos en el sist. op.

Soldaduras de mala calidad Fallos a largo plazo tras operación continua en entornos con altas

temperaturas.

Uso de PLLs y registros incompatibles en DIMMs de SDRAM registered.

Gran cantidad de fluctuaciones (desplazamiento temporal) y errores de rectangularidad de las señales que provoca corrupción de datos, inestabilidad o posible fallo del sistema.

DRAMs sensibles a señales inestables del chipset durante estados don´t care.

Errores simples, dobles o múltiples que provocan que la máquina no

arranque.

Condensadores de desacoplo estropeados o inexistentes

Módulo vulnerable a picos y caidas de tensión de la fuente de

alimentación.

DRAMs inadecuadamente conectadas a masa; pistas de cobre defectuosas y mal enrutadas.

Prestaciones pobres por el ruido, reflexiones, interferencias que

aumentan la posibilidad de errores de bit.

Enrutado de señales de alta velocidad a través de planos de masa o alimentación.

Temas de ruido y cross-talk, que inciden en errores de bit simples, dobles o múltiples. Cross-talk causa inestabilidad y posibles fallos del sistema.

“why Buy Compaq Memory?”, www.compaq.com.

MANTENIMIENTO DE EQUIPOS INFORMÁTICOSIgnacio Moreno Velasco Apuntes Mantenimiento de Equipos...

Documents

Transcript of MANTENIMIENTO DE EQUIPOS INFORMÁTICOSIgnacio Moreno Velasco Apuntes Mantenimiento de Equipos...