Grupo06_Trabajo2.pdf

8/10/2019 Grupo06_Trabajo2.pdf

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TRABAJO COLABORATIVO 2SISTEMAS DIGITALES SECUENCIALES

PORJAVIER ANTONIO BUILES VELEZ C.C 71790913

JAIRO ALFONSO AVILA MUENTES

CURSO: 90178

GRUPO: 6

TUTOR DE CAMPUS

CARLOS EMEL RUIZ

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNADESCUELA DE CIENCIAS BASICAS, TECNOLOGIAS E INGENIERIA

INGENIERIA DE TELECOMUNICACIONESMEDELLIN - ANTIOQUIA

NOVIEMBRE 2014


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Contenido

INTRODUCCIN .............................................................................................................................. 5

OBJETIVOS ...................................................................................................................................... 6

Objetivo General. .......................................................................................................................... 6

Objetivos Especficos. ................................................................................................................. 6

DESCRIPCIN DEL PROBLEMA ................................................................................................. 7

DISEO ............................................................................................................................................. 8

Partes requeridas: ........................................................................................................................ 8

Componentes que se van a utilizar: .......................................................................................... 8

Interpretacin terica de los componentes a utilizar................................................................... 9

Compuerta lgica 7408 ............................................................................................................... 9

Compuerta lgica 7432 ............................................................................................................... 9

Compuerta lgica 7414 ............................................................................................................. 10

Flip Flop tipo D. 7473 ................................................................................................................. 10

Integrado LM 555 ....................................................................................................................... 12

Descripcin de las patillas del temporizador 555.................................................................. 12

Multivibrador Astable ................................................................................................................. 13

Diagrama de estados ..................................................................................................................... 15

Diagrama de estados en binario .................................................................................................. 15

Tabla de estados ............................................................................................................................ 16

Tabla del estado futuro .................................................................................................................. 16

Tabla de los flip-flops a usar ......................................................................................................... 17

Tablas de estado de Q0, Q1, Q2, Q3 segn el flip-flop J-K.................................................... 17

Mapas de Karnaugh y implementacin con compuertas lgicas ............................................ 18

Simulacin en Proteus ................................................................................................................... 28

Programa en VHDL ........................................................................................................................ 33

BIBLIOGRAFIA ............................................................................................................................... 34


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Contenido de Graficas

Grafica 1 Tabla de verdad compuerta AND ................................................................................ 9Grafica 2 Representacin grfica compuerta AND.................................................................... 9Grafica 3 Tabla verdad compuesta OR ....................................................................................... 9

Grafica 4 Representacin grfica compuerta OR .................................................................... 10Grafica 5 Tabla verdad compuesta NOT ................................................................................... 10Grafica 6 Representacion Grafica compuerta NOT ..........................................................10Grafica 7 Estructura Flip-flop J-K ................................................................................................ 11Grafica 8 Tabla de verdad Flip Flop 7473 tipo D...................................................................... 11Grafica 9 Representacin Grfica del integrado Flip-Flop 7473............................................ 12Grafica 10 555 modo astabl ......................................................................................................... 14Grafica 12 Diagrama de estados ................................................................................................ 15Grafica 13 Diagrama de estados en binario.............................................................................. 15Grafica 14 Karnaugh para J0 ...................................................................................................... 20Grafica 15 Compuertas lgica en J0 .......................................................................................... 20

Grafica 16 Karnaugh para K0 ...................................................................................................... 20Grafica 17 Compuertas lgica en K0 ......................................................................................... 21Grafica 18 Karnaugh para J1 ...................................................................................................... 22Grafica 19 Compuertas lgica en J1 .......................................................................................... 22Grafica 20 Karnaugh para K1 ...................................................................................................... 23Grafica 21 Compuertas lgica en K1 ......................................................................................... 23Grafica 22 Karnaugh para J2 ...................................................................................................... 24Grafica 23 Compuertas lgica en J2 .......................................................................................... 24Grafica 24 Karnaugh para J2 ...................................................................................................... 25Grafica 25 Compuertas lgica en K2 ......................................................................................... 25

Grafica 26 Karnaugh para J3 ...................................................................................................... 26Grafica 27 Compuertas lgica en j3 ........................................................................................... 26Grafica 28 Karnaugh para K3 ...................................................................................................... 27Grafica 29 Compuertas lgica en K3 ......................................................................................... 27Grafica 30 Proteus estado 1 ........................................................................................................ 28Grafica 31 Proteus estado 2 ........................................................................................................ 28Grafica 32 Proteus estado 3 ........................................................................................................ 29Grafica 33 Proteus estado 4 ........................................................................................................ 29Grafica 34 Proteus estado 5 ........................................................................................................ 30Grafica 35 Proteus estado 6 ........................................................................................................ 30Grafica 36 Proteus estado 7 ........................................................................................................ 31

Grafica 37 Proteus estado 8 ........................................................................................................ 31Grafica 38 Proteus estado 9 ........................................................................................................ 32Grafica 39 Proteus estado 10 ...................................................................................................... 32
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Contenido de Tablas

Tabla 1 Estados .................................................................................................... 16Tabla 2 Estrados en binario................................................................................... 16Tabla 3 Estados Flip-flop 7473 .............................................................................. 17

Tabla 4 Estados para Q0 y Q1 .............................................................................. 17Tabla 5 Estados para Q2 y Q3 .............................................................................. 18


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INTRODUCCIN

En este trabajo se evidencia el ejercicio de los temas abordados en la Unidadnmero 2 del mdulo; el cual consiste en la construccin de un circuito secuencialque permita en un display de siete segmentos la secuencia de diez nmeros demanera cclica.

Para la realizacin de este trabajo se debe tener en cuenta el uso de los flip-flopsJ-K y un temporizador 555 para controlar el tiempo de la secuencia de los dieznmeros, que para este caso ser de dos segundos en el diseo su utilizara Proteuscon el fin de verificar la funcionalidad de nuestro circuito.

En este trabajo aplicamos los conocimientos de circuitera combi nacional y circuitossecuenciales de la primera unidad del mdulo de sistemas secuenciales y la unidad2, para desarrollar el circuito secuencial


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OBJETIVOS

Objetivo General.Disear un circuito secuencial utilizando la circuitera combi nacional que muestreen un display de siete segmentos los nmeros 1,3,6,9,2,5,8,4,7,0, de manera al

inicial el circuito inicie la secuencia..

Objetivos Especficos.

Identificar y conocer nociones, conceptos, tendencias y terminologa bsicosque configuran el campo los sistemas digitales secuenciales mediante laprofundizacin de los temas propuestos en la gua de actividades.

Fortalecer y afianzar los conocimientos de circuitos secuenciales estudiados

en las unidades 1 y 2.

Interactuar con los compaeros de grupo y generar aportes que seanpertinentes con la solucin del diseo solicitado.

Utilizar el sistema en el simulador Proteus el cual incluya todo el diseo delsistema secuencial


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DESCRIPCIN DEL PROBLEMA

Una vez estudiados los contenidos de la unidad 2, usando una circuitera combinacional y circuitos secuenciales, se debe disear circuito que permita realizar una

secuencia numrica en decimal de 1

3

6

9

2

5

8

4

7 - 0. El diseodebe ser tal que cuando se energice el circuito debe de iniciar la secuencia y alterminarla repetirla de nuevo.

Dentro del desarrollo del proyecto se realizara por media de compuertas lgicas,flip-flop tipo J-K y un 555 que es el que se encargara de enviar los pulsos para queel circuito se determina como secuencia de combinaciones binarias de 16 bit.


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DISEOPartes requeridas:

1. 5552. Compuetas logicasAND y OR3. Flip-flop tipo J-K

4. Decodificador binario de decimal5. Display de 7 segmentos6. Fuente de 5 Voltios DC

Componentes que se van a utilizar:1. Photo board2. Compuertas lgicas TTL. 7408, 7432, 7414.3. Flip Flop tipo D. 74734. Integrado LM 5555. Alimentacin de 5 Voltios

6. Resistencias de 10K, 150K,3307. Condensadores de 0.1uf, 10uf8. Decodificador 74ls479. Display de 7 segmentos


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Interpretacin terica de los componentes a utilizar

Compuerta lgica 7408El TTL (Lgica Transistor - Transistor) 7408 es un circuito que contiene puertaslgicas AND.

En las siguientes figuras se visualiza sus caractersticas

Grafica 1 Tabla de verdad compuerta AND

Grafica 2 Representacin grfica compuerta AND

Compuerta lgica 7432Este circuito integrado consta de 4 puertas OR de dos entradas con salida enTotem Pole. Su funcin es realizar la suma lgica de las dos variables de entrada.

Grafica 3 Tabla verdad compuesta OR


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Grafica 4 Representacin grfica compuerta OR

Compuerta lgica 7414Efectivamente el 74Ls14 es un disparador Schmitt, lo cual quiere decir queencuadra la seal de entrada, es decir toma ciertos valores de voltaje para un '0'lgico y otros para un '1' ; tambin cabe sealar que es un inversor.

Grafica 5 Tabla verdad compuesta NOT

Flip Flop tipo D. 7473Flip-Flop J-K

El "flip-flop" J-K, es el ms verstil de los flip-flops bsicos. Tiene el carcter deseguimiento de entrada del flip-flop D sincronizado, pero tiene dos entradas,denominadas tradicionalmente J y K. Si J y K son diferentes, la salida Q toma elvalor de J durante la subida del siguiente pulso de sincronismo.

Si J y K son ambos low (bajo), entonces no se produce cambio alguno. Si J y K sonambos high (alto), entonces en la siguiente subida de clock la salida cambiar deestado. Puede realizar las funciones del flip-flop set/reset y tiene la ventaja de queno hay estados ambiguos. Puede actuar tambin como un flip-flop T para conseguirla accin de permutacin en la salida, si se conectan entre s las entradas J y K.

Grafica 6 Representacion

Grafica compuerta NOT


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Esta aplicacin de permutar el estado, encuentra un uso extensivo en loscontadores binarios

Grafica 7 Estructura Flip-flop J-K

.

Grafica 8 Tabla de verdad Flip Flop 7473 tipo D


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Grafica 9 Representacin Grfica del integrado Flip-Flop 7473

Integrado LM 555El temporizador IC 555 es un circuito integrado (chip) que se utiliza en una variedadde aplicaciones y se aplica en la generacin de pulsos y de oscilaciones. El 555puede ser utilizado para proporcionar retardos de tiempo, como un oscilador, y comoun circuito integrado flip-flop. Sus derivados proporcionan hasta cuatro circuitos desincronizacin en un solo paquete.

Descripcin de las patillas del temporizador 555Pines del 555.GND (normalmente la 1): es el polo negativo de la alimentacin,generalmente tierra (masa).

Disparo (normalmente la 2): Es donde se establece el inicio del tiempo de retardo siel 555 es configurado como monoestable. Este proceso de disparo ocurre cuandoesta patilla tiene menos de 1/3 del voltaje de alimentacin. Este pulso debe ser decorta duracin, pues si se mantiene bajo por mucho tiempo la salida se quedar enalto hasta que la entrada de disparo pase a alto otra vez.

Salida (normalmente la 3): Aqu veremos el resultado de la operacin deltemporizador, ya sea que est conectado como monoestable, astable u otro.Cuando la salida es alta, el voltaje ser el voltaje de alimentacin (Vcc) menos 1.7V. Esta salida se puede obligar a estar en casi 0 voltios con la ayuda de la patilla dereinicio (normalmente la 4).


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Reinicio (normalmente la 4): Si se pone a un nivel por debajo de 0.7 Voltios, ponela patilla de salida a nivel bajo. Si por algn motivo esta patilla no se utiliza hay queconectarla a alimentacin para evitar que el temporizador se reinicie.

Control de voltaje (normalmente la 5): Cuando el temporizador se utiliza en el modode controlador de voltaje, el voltaje en esta patilla puede variar casi desde Vcc (enla prctica como Vcc -1.7 V) hasta casi 0 V (aprox. 2 V menos). As es posiblemodificar los tiempos. Puede tambin configurarse para, por ejemplo, generarpulsos en rampa.

Umbral (normalmente la 6): Es una entrada a un comparador interno que se utilizapara poner la salida a nivel bajo.

Descarga (normalmente la 7): Utilizado para descargar con efectividad elcondensador externo utilizado por el temporizador para su funcionamiento.

Voltaje de alimentacin (VCC) (normalmente la 8): es la patilla donde se conecta el

voltaje de alimentacin que va de 4.5 V hasta 16 V.

Multivibrador AstableTemporizador 555 en modo astable

Este tipo de funcionamiento se caracteriza por una salida con forma de ondacuadrada (o rectangular) continua de ancho predefinido por el diseador del circuito.El esquema de conexin es el que se muestra. La seal de salida tiene un nivel altopor un tiempo t1 y un nivel bajo por un tiempo t2. La duracin de estos tiemposdependen de los valores de R1, R2 y C, segn las frmulas siguientes:

t1=ln(2)(R1+R2)C [segundos]

t10,693(R1+R2)C

t2=ln(2)R2C [segundos]

t20,693R2C

La frecuencia con que la seal de salida oscila est dada por lafrmula:f10,693C(R1+2R2)

el perodo es simplemente: T=1f

Tambin decir que si lo que queremos es un generador con frecuencia variable,debemos variar la capacidad del condensador, ya que si el cambio lo hacemosmediante los resistores R1 y/o R2, tambin cambia el ciclo de trabajo o ancho depulso (D) de la seal de salida segn la siguiente expresin:

D=R1+R2(R1+2R2)


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Hay que recordar que el perodo es el tiempo que dura la seal hasta que sta sevuelve a repetir (Tb - Ta).

CORRECCIN: Para realizar un ciclo de trabajo igual al 50% se necesita colocar elresistor R1 entre la fuente de alimentacin y la patilla 7; desde la patilla 7 hacia elcondensador se coloca un diodo con el nodo apuntando hacia el condensador,despus de esto se coloca un diodo con el ctodo del lado del condensador seguidodel resistor R2 y este en paralelo con el primer diodo, adems de esto los valoresde los resistores R1 y R2 tienen que ser de la misma magnitud.

Grafica 10 555 modo astabl


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Diagrama de estados

Grafica 11 Diagrama de estados

Diagrama de estados en binario

Grafica 12 Diagrama de estados en binario

0001

0011

0110

1001

00100101

1000

0100

0111

0000


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Tabla de estados

INICIO DEL SISTEMASecuenciadeseada Q3 Q2 Q1 Q0

1 0 0 0 13 0 0 1 16 0 1 1 09 1 0 0 12 0 0 1 05 0 1 0 18 1 0 0 04 0 1 0 07 0 1 1 1

0 0 0 0 0Tabla 1 Estados

Tabla del estado futuro

Estado FuturoQ3 Q2 Q1 Q0 BCD

0 0 1 1 30 1 1 0 61 0 0 1 90 0 1 0 20 1 0 1 51 0 0 0 80 1 0 0 40 1 1 1 70 0 0 0 00 0 0 1 1

Tabla 2 Estrados en binario


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Tabla de los flip-flops a usar

EstadoActual

Salida decada

estado

EstadoSiguiente

Qn Qn+1 J K0 0 0 X0 1 1 X1 0 X 11 1 X 0

Tabla 3 Estados Flip-flop 7473

Qn es el estado actual del flip-flopQn+1 es el estado futuro del flip-flopX indica los estados indiferentes del flip-flop.

Para el flip-flop JK las entradas son precisamente J y K

Tablas de estado de Q0, Q1, Q2, Q3 segn el flip-flop J-K

Q0 Q0+1 J0 K0 BCD Q1 Q1+1 J1 K1 BCD

1 1 X 0 1 0 1 1 X 1

1 0 X 1 3 1 1 X 0 3

0 1 1 X 6 1 0 X 1 6

1 0 X 1 9 0 1 1 X 9

0 1 1 X 2 1 0 X 1 21 0 X 1 5 0 0 0 X 5

0 0 0 X 8 0 0 0 X 8

0 1 1 X 4 0 1 1 X 4

1 0 X 1 7 1 0 X 1 7

0 1 1 X 0 0 0 0 X 0Tabla 4 Estados para Q0 y Q1


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Q2 Q2+1 J2 K2 BCD Q3 Q3+1 J3 K3 BCD0 0 0 X 1 0 0 0 X 1

0 1 1 X 3 0 0 0 X 3

1 0 X 1 6 0 1 1 X 6

0 00 X

9 1 0 X 1 9

0 1 1 X 2 0 0 0 X 2

1 0 X 1 5 0 1 1 X 5

0 1 1 X 8 1 0 X 1 8

1 1 X 0 4 0 0 0 X 4

1 0 X 1 7 0 0 0 X 7

0 0 0 X 0 0 0 0 X 0Tabla 5 Estados para Q2 y Q3

Mapas de Karnaugh y implementacin con compuertas lgicas

JOQ1' Q0' Q1' Q0 Q1 Q0 Q1 Q0'

00 01 11 10

Q3' Q2' 00 1 X X 1

Q3' Q2 01 1 X X 1

Q3 Q2 11

Q3 Q2' 10 0 X

J1

Q1' Q0' Q1' Q0 Q1 Q0 Q1 Q0'

00 01 11 10

Q3' Q2' 00 0 1 X X

Q3' Q2 01 1 0 X 1

Q3 Q2 11

Q3 Q2' 10 0 1

J2Q1' Q0' Q1' Q0 Q1 Q0 Q1 Q0'

00 01 11 10

Q3' Q2' 00 0 0 1 1

Q3' Q2 01 X X X X

Q3 Q2 11

Q3 Q2' 10 1 0

J3Q1' Q0' Q1' Q0 Q1 Q0 Q1 Q0'

00 01 11 10

Q3' Q2' 00 0 0 0 0

Q3' Q2 01 0 1 0 1


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Q3 Q2 11

Q3 Q2' 10 X X

K0Q1' Q0' Q1' Q0 Q1 Q0 Q1 Q0'

00 01 11 10Q3' Q2' 00 X 0 1 X

Q3' Q2 01 X 1 1 X

Q3 Q2 11

Q3 Q2' 10 X 1

K1Q1' Q0' Q1' Q0 Q1 Q0 Q1 Q0'

00 01 11 10

Q3' Q2' 00 X X 0 1

Q3' Q2 01 X X 1 X

Q3 Q2 11

Q3 Q2' 10 X X

K2Q1' Q0' Q1' Q0 Q1 Q0 Q1 Q0'

00 01 11 10

Q3' Q2' 00 X X X X

Q3' Q2 01 0 1 1 1

Q3 Q2 11

Q3 Q2' 10 X X

K3 Q1' Q0' Q1' Q0 Q1 Q0 Q1 Q0'00 01 11 10

Q3' Q2' 00 X X X X

Q3' Q2 01 X X X X

Q3 Q2 11

Q3 Q2' 10 1 1


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Para J0

Grafica 13 Karnaugh para J0

(~Q3)

Grafica 14 Compuertas lgica en J0

Para K0

Grafica 15 Karnaugh para K0

(Q1)+(Q2)+(Q3)


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Grafica 16 Compuertas lgica en K0


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Para J1


(Q2*~Q0)+(~Q2*Q0)



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Para K1


(~Q0)+(Q2)



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Para J2


(Q1)+(Q3*~Q0)



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Para K2


(Q0)+(Q1)



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Para J3


(Q2*Q1*~Q0)+(Q2*~Q1*Q0)

Grafica 26 Compuertas lgica en j3


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Para K3


1



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Simulacin en ProteusA continuacin se demuestra el funcionamiento del circuito funcionanado

Grafica 29 Proteus estado 1



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Programa en VH L

library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity Colabotativo 2 isPort (

Q3: in std_logic;Q2: in std_logic;Q1: in std_logic;Q0: in std_logic;J0: out std_logic;K0: out std_logic;J1: out std_logic;K1: out std_logic;

J2: out std_logic;K2: out std_logic;J3: out std_logic;K3: out std_logic);

end Colabotativo 2;

architecture behavioral of Colabotativo 2 isbegin

J0


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BIBLIOGRAFIA

FLOYD, Thomas L. Fundamentos de Sistemas Digitales. Pearson Prentice Hall.Espaa 2.006.

PROAKIS, John G., MANOLAKIS,Dimitris. Tratamiento Digital de Seales (4taEdicin). Pearson Prentice Hall 2.008.

TOCCI, Ronald J., WIDMER, Neal S. Sistemas Digitales, Principios y Aplicaciones.Pearson Prentice Hall. Espaa 2.008.

Acevedo Gonzlez, Georffrey. Mdulo de Sistemas Digitales Secuenciales.Universidad Nacional Abierta y a Distancia: Escuela de Ciencias Bsicas,Tecnologa e Ingeniera. Medelln. 2008.

Echevarra Cifuentes, Rubn Daro. Circuitos Digitales I. Universidad de Antioquia:Colombia. 2000.

(n.d.). Temporizador 555. Obtenido el 15 de Mayo de 2014, dehttp://es.wikipedia.org/wiki/Circuito_integrado_555

ACEVEDO GONZALES, Georffrey. Mdulo de Sistemas Digitales Secuenciales.

Universidad Abierta y a Distancia UNAD. Medelln 2.008.

REFERENCIAS BIBLIOGRAFICAS

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http://es.wikipedia.org/wiki/Tabla_de_transici%C3%B3n_de_estados
http://www.ibukstore.com/john-proakis-dimitris-manolakis-au-27648.htmlhttp://es.wikipedia.org/wiki/Circuito_integrado_555http://robots-argentina.com.ar/MotorCC_L293D.htmhttp://es.wikipedia.org/wiki/Circuito_integrado_555https://www.google.com.co/search?q=tabla+de+estados+flip+flop+jk&tbm=isch&tbo=u&source=univ&sa=X&ei=2AtgU4nMEaiksQTr8oCIBQ&ved=0CCcQsAQ&biw=1366&bih=643#q=tablahttps://www.google.com.co/search?q=tabla+de+estados+flip+flop+jk&tbm=isch&tbo=u&source=univ&sa=X&ei=2AtgU4nMEaiksQTr8oCIBQ&ved=0CCcQsAQ&biw=1366&bih=643#q=tablahttps://www.google.com.co/search?q=tabla+de+estados+flip+flop+jk&tbm=isch&tbo=u&source=univ&sa=X&ei=2AtgU4nMEaiksQTr8oCIBQ&ved=0CCcQsAQ&biw=1366&bih=643#q=tablahttp://es.wikipedia.org/wiki/Tabla_de_transici%C3%B3n_de_estadoshttp://es.wikipedia.org/wiki/Tabla_de_transici%C3%B3n_de_estadoshttps://www.google.com.co/search?q=tabla+de+estados+flip+flop+jk&tbm=isch&tbo=u&source=univ&sa=X&ei=2AtgU4nMEaiksQTr8oCIBQ&ved=0CCcQsAQ&biw=1366&bih=643#q=tablahttps://www.google.com.co/search?q=tabla+de+estados+flip+flop+jk&tbm=isch&tbo=u&source=univ&sa=X&ei=2AtgU4nMEaiksQTr8oCIBQ&ved=0CCcQsAQ&biw=1366&bih=643#q=tablahttps://www.google.com.co/search?q=tabla+de+estados+flip+flop+jk&tbm=isch&tbo=u&source=univ&sa=X&ei=2AtgU4nMEaiksQTr8oCIBQ&ved=0CCcQsAQ&biw=1366&bih=643#q=tablahttp://es.wikipedia.org/wiki/Circuito_integrado_555http://robots-argentina.com.ar/MotorCC_L293D.htmhttp://es.wikipedia.org/wiki/Circuito_integrado_555http://www.ibukstore.com/john-proakis-dimitris-manolakis-au-27648.html

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