DISEÑO DE HARDWARE Y SOFTWARE DE SYSTEM-ON-CHIP EMPLEANDO TECNOLOGIA XILINX EDK.

DISEÑO DE HARDWARE Y SOFTWARE DE SYSTEM-ON-CHIP EMPLEANDO TECNOLOGIA XILINX EDK.

Julio Cadena Gabriel Mollocana

1 de 51


2de 51

DISEÑO DE HARDWARE Y SOFTWARE DE SYSTEMS-ON-CHIP, EMPLEANDO

TECNOLOGIA XILINX EDK

ESTADO DEL ARTE

XILINX SPARTAN-6 FPGA EMBEDDED KIT

DISEÑO DE LA

APLICACIÓN

RESULTADOS OBTENIDOS

CONCLUSIONES Y RECOMENDACIONES


3de 51

DISEÑO DE HARDWARE Y SOFTWARE DE SYSTEMS-ON-CHIP, EMPLEANDO TECNOLOGIA XILINX EDK

ESTADO DEL ARTE


DISEÑO DE LA APLICACIÓN




4 de 51

Estado del Arte

SoC(System on Chip)

IP Cores

Arquitectura SoCs

Proceso de Diseño

Co-Diseño de HW y SW

Metodologías de Diseño

Sistemas Embebidos

Sistemas Embebidos en Tiempo Real

RTOS


5de 51

Estado del Arte

SoC(System on Chip)

IP Cores

Arquitectura SoCs

Proceso de Diseño



Sistemas Embebidos


RTOS


6 de 51

ESTADO DEL ARTE

SYSTEM ON CHIPSISTEMA EMBEBIDO BASADO EN FPGA

REUTILIZACIÓN E INTEGRACIÓN DE COMPONENTES

DISMINUCIÓN EN EL TIEMPO DE DISEÑO

TIME TO MARKET – TIME IN MARKET


7de 51

Estado del Arte

SoC(System on Chip)

IP Cores

Arquitectura SoCs

Proceso de Diseño



Sistemas Embebidos


RTOS


8de 51

ESTADO DEL ARTE

IP CORES

TIPO SOFT CORE FIRM CORE HARD CORE

NIVEL DE

ABSTRACCIONRTL, gate level Gate level, layout Layout

DESCRIPCION VHDL, Verilog NetlistDescripción de

transistores

PORTABILIDADA todas las

tecnologías

Limitada a tecnologías

probadas

Optimizada a una

tecnología especifica

FLEXIBILIDAD Alta Limitada Muy poca

PREVISIBILIDAD Baja BuenaAlta y definida por la

tecnología


9de 51

Estado del Arte

SoC(System on Chip)

IP Cores

Arquitectura SoCs

Proceso de Diseño



Sistemas Embebidos


RTOS


10 de 51

ESTADO DEL ARTE

ARQUITECTURA SoCs

Esta arquitectura integra varios componentes heterogéneos en el mismo chip.

La arquitectura dentro del chip utiliza un Sistema Distribuido con una topología tipo BUS ya que todos sus componentes comparten la misma. . línea de comunicación


11 de 51

Estado del Arte

SoC(System on Chip)

IP Cores

Arquitectura SoCs

Proceso de Diseño



Sistemas Embebidos


RTOS


12 de 51

ESTADO DEL ARTE

PROCESO DE DISEÑO DE SoCs

DISMINUIR TIEMPO DE DISEÑO.

MEJORAR LA ESPERANZA DE VIDA DE UN PRODUCTO.

INTEGRAR GRANDES DISEÑOS EN UN SOLO CHIP.

DESARROLLAR PARALELAMENTE HARDWARE Y SOFTWARE.


13de 51

Estado del Arte

SoC(System on Chip)

IP Cores

Arquitectura SoCs

Proceso de Diseño



Sistemas Embebidos


RTOS


14 de 51

ESTADO DEL ARTE

CO-DISEÑO DE HW Y SW

OPTIMIZACIÓN

Flujo de Diseño Tradicional

Flujo del Codiseño

Diseñado por gruposIndependientes de

expertos

Diseñado por el mismo grupo de expertos en

cooperación


15 de 51

Estado del Arte

SoC(System on Chip)

IP Cores

Arquitectura SoCs

Proceso de Diseño



Sistemas Embebidos


RTOS


16de 51

ESTADO DEL ARTE

METODOLOGÍAS DE DISEÑO


17 de 51

Estado del Arte

SoC(System on Chip)

IP Cores

Arquitectura SoCs

Proceso de Diseño



Sistemas Embebidos


RTOS


18 de 51

ESTADO DEL ARTE

SISTEMAS EMBEBIDOS

• Definición General:

Es un sistema computacional con un alto grado integración de Hardware (HW) y Software (SW), que son diseñados para desempeñar una función específica.

Están dedicados a tareas específicas

Tienen

restricciones

de tiempo real

Concurrencia de procesos

Bajo Consumo de energí

aBajo Precio

Bajo Peso

Pequeñas

Dimension

es

Generalmen

te emplean un (RTO

S)


19 de 51

Estado del Arte

SoC(System on Chip)

IP Cores

Arquitectura SoCs

Proceso de Diseño



Sistemas Embebidos


RTOS


20 de 51

ESTADO DEL ARTE

SISTEMAS EMBEBIDOS EN TIEMPO REAL

Sistemas que responden a eventos externos de una manera oportuna, es decir el tiempo de respuesta está garantizado


21 de 51

ESTADO DEL ARTE

Los sistemas se clasifican en dos tipos de acuerdo al grado de tolerancia al incumplimiento de plazos:

SISTEMAS EMBEBIDOS EN TIEMPO REAL

• Sistemas Hard de Tiempo Real

• Sistemas Soft de Tiempo Real


22 de 51

Estado del Arte

SoC(System on Chip)

IP Cores

Arquitectura SoCs

Proceso de Diseño



Sistemas Embebidos


RTOS


23de 51

ESTADO DEL ARTE

SISTEMAS OPERATIVO EN TIEMPO REAL

Definición: es un programa que realiza la ejecución de programas en forma oportuna, administra los recursos del sistema, y proporciona una base coherente para el desarrollo de código de aplicación.

Peta Linux Tornado/VxWorks

Lynx OSE


24 de 51


ESTADO DEL ARTE






25de 51

XILINX SPARTAN-6 FPGA EMBEDDED KIT Plataforma de Hardware

Plataforma de Software

XPS

SDK

Microblaze Processor Subsystem


26 de 51


PLATAFORMA DE HARDWARE

FPGA SPARTAN 6

MEMORIADDR3

CONECTOR FMC-LPC

POWERON / OFF

POWER 12V

ENTRADADE RESET

PUSH BUTTONS X 4

LEDS X 4

SOCKET PARARELOJ EXTERNO

BUS PCI

VIDEO DVI/VGA

RJ45

DIP SWITCHES X 4

PUERTOUSB JTAG

PUERTO SERIAL


27de 51


Selección de IP Cores desde el IP catalog

Archivos de Acceso a los proyectos

Panel de Conexiones en System Assembly View

Desarrollo de las aplicaciones de Software

Expansión de conexiones y buses asosiados de los IPs

Interfaces de Buses

PuertosDirecciones

Vista del Diagrama de Bloques del Sistema

Ventana de Consola


28 de 51


PLATAFORMA DE SOFTWARE – SDK

Ventana de Consola

Ventana Explorador de Proyectos

Aplicación en C

Plataforma de Hardware

Board Support Package

Ventana de Interacción y Programación


29 de 51

XILINX SPARTAN-6 FPGA EMBEDDED KIT Plataforma de Hardware

Plataforma de Software

XPS

SDK

Microblaze Processor Subsystem


30 de 51


MICROBLAZE PROCESSOR SUBSYSTEM


31 de 51


ESTADO DEL ARTE






32 de 51


CAPA HARDWARE

CAPA SISTEMA OPERATIVO

CAPA APLICACIÓN


33 de 51


CAPA HARDWARE


CAPA APLICACIÓN


34 de 51


CAPA HARDWARE


35 de 51


CAPA HARDWARE


36 de 51


CAPA HARDWARE


CAPA APLICACIÓN


37 de 51



XILKERNEL

HILOS

SEMAFOROS

INTERRUPCIONES


38 de 51


CAPA HARDWARE


CAPA APLICACIÓN


39 de 51


CAPA APLICACIÓN


40 de 51


ESTADO DEL ARTE






41 de 51


CAPA HARDWARE


CAPA APLICACIÓN


42 de 51


CAPA HARDWARE


CAPA APLICACIÓN


43 de 51


CAPA HARDWARE


44 de 51


CAPA HARDWARE


CAPA APLICACIÓN


45 de 51




46 de 51


CAPA HARDWARE


CAPA APLICACIÓN


47 de 51


CAPA APLICACIÓN

SETUP: Plataforma de hardware inicializada correctamente.Iniciando Xilkernel...SHELL: Xilkernel inicializadoSHELL: Inicializando reloj...RELOJ: Registrado gestor de interrupciones para el timer del reloj.RELOJ: Configurando timer del reloj para generar interrupciones cada segundo ..RELOJ: Interrupción de reloj habilitada ...shell>


48 de 51


ESTADO DEL ARTE






49 de 51


CONCLUSIONES

Prolongación

Implementación de Sistemas Escalables

y Flexibes

Optimización en cada Capa

Disminución en el tiempo de

diseño

Disminución en el tiempo

de diseño

Ventaja SoC Vs Microcontroladores

Permiten personalizar la Capa de Hardware

Brindan flexibilidad y escalabilidad

Ofrecen mayor memoria, velocidad, y cantidad de

E/S

Usan RTOS diseñados para múltiples plataformas

Facilitan el desarrollo de aplicaciones complejas en

menor tiempo

Ventaja SoC Vs PLC

Permiten personalizar la capa de hardware

Proporcionan la capacidad de modificar la

capa de sistema operativo

Facilitan el desarrollo de la capa de aplicación a

traves de C/C++


50 de 51


RECOMENDACIONES

Estudiar Estado del

Arte

Tomar en cuenta posibles cambios

al eliminar IP Cores

Emplear Chip Scope Pro

Estudiar Hoja de datos de

cada IP Core

Emplear Chip Scope Pro

Trabajos Futuros

Aplicaciones mas complejas que incluyan Xilkernel

Estudio de Comunicaciones: Bus CAN, Ethernet, USB, PCI

Sistemas con dos procesadores

IP Cores creados por el usuario

Estudio de otro RTOS ej: Petalinux

FIN

GRACIAS POR SU ATENCIÓN

51 de 51


IMPLEMENTACION DEL CO-DISEÑO DE HW Y SW

DISEÑO DE HARDWARE

1• PERSONALIZACIÓN DEL


2 • RESULTADO EN DIAGRAMA DE BLOQUES (VISTA RTL)

3• ASIGNACIÓN DE PINES DEL

FPGA SPARTAN 6 EN EL ARCHIVO UCF

2

•RESULTADO EN DIAGRAMA DE BLOQUES (VISTA RTL)

52



DISEÑO DE HARDWARE



53



DISEÑO DE HARDWARE






1

•PERSONALIZACIÓN DEL MICROBLAZE PROCESSOR SUBSYSTEM

54



DISEÑO DE HARDWARE






1

•PERSONALIZACIÓN DEL MICROBLAZE PROCESSOR SUBSYSTEM

55

NET DAC_out_pin LOC = E21 | IOSTANDAR = LVCMOS25;

DAC_out_pin, es el nombre de la conexión externa.

E21, es el pin físico del FPGA.

LVCMOS25, es el estándar de E/S y depende del banco donde se encuentra el pin físico del FPGA



DISEÑO DE HARDWARE






4• GENERACIÓN Y

EXPORTACIÓN DEL BITSTREAM DE LA PLATAFORMA DE HARDWARE

56



DISEÑO DE SOFTWARE

1 • CREACIÓN DE UN WORKSPACE EN SDK

2• IMPORTACIÓN DE LA


3 • CREACIÓN Y CONFIGURACIÓN DEL BSP

2

•IMPORTACIÓN DE LA PLATAFORMA DE HARDWARE

57



DISEÑO DE SOFTWARE





1

•CREACIÓN DE UN WORKSPACE EN SDK

58



DISEÑO DE SOFTWARE





4 • CREACIÓN DEL PROYECTO DE SOFTWARE

59



DISEÑO DE SOFTWARE






60







DISEÑO DE SOFTWARE


61

DESCRIPCION ARCHIVO

shell.c

Shell CLI (Comand Line Interface) concomandos básicos para interactuar con elsistema operativo, es capaz de cargar yejecutar nuevos hilos.

clock.cEste archivo implementa un hilo que sirve dereloj del sistema capaz de ser seteado. Seejecuta siempre en paralelo al resto de hilos.

control_on_off.cEste archivo contiene el hilo para control on-off de temperatura y su bucle de control.

control_pid.cEste archivo contiene el hilo para control PIDde temperatura y su bucle de control.

control_header.c

Este archivo contiene funciones para realizarsetup de hardware , lectura del sensor através del ADC, inicializar el timer demuestreo y para el ingreso de númerosenteros.

control_header.h

Archivo de cabecera que contiene losprototipos de las funciones del archivocontrol_header.c, además de definicionesgenerales de la aplicación.

lscript.ld

Asocia todas las secciones del programa a lamemoria DDR3 externa de la tarjeta SP605.Define un tamaño de pila (stack size) de 2Kbnecesario para ejecutar los hilos de control.

DISEÑO DE HARDWARE Y SOFTWARE DE SYSTEM-ON-CHIP EMPLEANDO TECNOLOGIA XILINX EDK.

Documents

Transcript of DISEÑO DE HARDWARE Y SOFTWARE DE SYSTEM-ON-CHIP EMPLEANDO TECNOLOGIA XILINX EDK.