1

Circuitos lógicos combinacionalescombinacionales

Síntesis(PLD’s)

2

Síntesis de circuitos lógicos

(DISEÑO)1. Descripción del problema a

resolver (enunciado, Diagrama de flujo)

2. Diagrama de bloques3. Tabla de verdad4. Plantear ecuaciones 5. Simplificación (manual o

software)**6. Implementación:

Discreta PLD’s (Herramientas CAD)**(5)

( )∏∑ .ó

3

Síntesis de circuitos lógicos

(DISEÑO) PLD’s (Herramientas CAD):

Herramienta de esquemático o HDL (CUPL, ABEL, VHDL)

Compilación y síntesis (GAL, p.ej)

Simulación (Diagramas de tiempo)

Diagrama esquemático: .DOC ó .RPT

Implementación física (“Quemado”)

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DISPOSITIVOS LÓGICOS PROGRAMABLES

Principios de funcionamiento (Marco teórico) Programación de PLD’s (WinCupl y

ChipMaster) Ejemplo práctico

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DISPOSITIVOS LÓGICOS PROGRAMABLES

Diseño lógico actual Estructura de los Dispositivos Lógicos Programables Básicos

PROM PLA’s PAL’s GAL’s

Herramientas computacionales de diseño descendente (Top-Down)

Herramientas para el diseño electrónico (EDA tools)

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Diseño lógico actual La mayor parte de los diseños de nivel

de sistema incorporan diversos dispositivos, como: Memorias RAM, ROM Controladores Procesadores

En los últimos años, los dispositivos PLD (Programmable Logic Device) han comenzado a reemplazar muchos de los antiguos dispositivos de unión, SSI y MSI.

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¿Qué es PLD?

Un dispositivo lógico programable (PLD) es un chip LSI ASICs (Application Specific Integrated Circuit) configurable por el usuario.

La mayoría de los PLD consisten en una matriz de puertas AND seguida de otra matriz de puertas OR.

8

Diseño lógico actualVentajas: Reducción en el número de

circuitos integrados. Reducción de los costos Dispositivos re-programables Menos espacio en los impresos Reserva del diseño Menos inventarios que con

circuitos estándar SSI, MSI Menos alambrado

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Diseño lógico actualEvolución

Borrables UV. Tipo PAL con registros. Salida

versátil (VPAL)1980AlteraEPLD

Plano AND programable y plano OR Fijo1978MMI (AMD)PAL

Planos AND y OR Programables

1970PhilipsPLA

CaracterísticasAñoFabricante

C.I.

10

Diseño lógico actualEvolución

(5)

Tipo VPAL, Borrable Flash-EEPROM y programable en circuito, conexiones programables (PLA)

1995Xilinx, Altera, etc.

CPLD

Matrices de lógica programable por conexiones controladas por SRAM en el propio circuito.

1984Xilinx FPGA

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Los PLD se clasifican de acuerdo con su estructura (ordenación funcional) de los elementos internos.

Estructura de los Dispositivos Lógicos

Programables Básicos

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La matriz OR La matriz AND

MATRICES PROGRAMABLES

13

MATRICES PROGRAMABLES

La matriz OR sin programar

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MATRICES PROGRAMABLESLa matriz OR programada

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MATRICES PROGRAMABLES

La matriz AND sin programar

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MATRICES PROGRAMABLES

La matriz AND programada

17

MATRICES PROGRAMABLES

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ARQUITECTURA BASICA

IN OUTARREGLO

AND-OR

MATRICES PROGRAMABLES

19

Término Producto

V+ Entradas

Salida

MATRICES PROGRAMABLES

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Término Suma

Salida Salida

ENTRADAS

ENTRADAS

MATRICES PROGRAMABLES

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Celda programable

MATRICES PROGRAMABLES

22

MATRICES PROGRAMABLES

Diagramas de Bloques

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MATRICES PROGRAMABLES

Cuatro tipos básicos: PROM (Programmable Read-Only Memory) Memoria de sólo lectura programable PLA (Programmable Logic Array) Arreglo lógico programable PAL (Programmable Array Logic) Dispositivo de lógica de arreglo programable GAL (Generic Array Logic) Matriz Genérica programable

(5)

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Algunas definiciones

Memoria: es un conjunto de celdas capaces de almacenar información binaria. RAM: Memorias de acceso

aleatorio(Random Access Memory )

ROM: Memorias de solo lectura(Ready Only Memory)

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PROM (Programmable Read Only Memory).

Es un PLD en el que las uniones en la matriz de puertas AND es fija, siendo programables las uniones en la matriz de puertas OR.

Una PROM es un sistema combinacional completo que permite realizar cualquier función lógica con las n variables de entrada, ya que dispone de 2n

términos productos.

26

PROM (PROM, Programable Read Only

Memory)

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PROM (PROM, Programable Read Only

Memory)

Direcciones: N bits Palabra de salida: M bits ROM contiene 2N palabras de M

bits Los bits de entrada deciden la

palabra particular que estará disponible en las líneas de salidas

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PROM (Programmable Read Only Memory).

Están adaptadas para: Tablas Generadores de caracteres Convertidores de códigos

Se pueden encontrar PROM con capacidades potencia de 2, que van desde las 32 hasta las 8192 palabras de 4, 8 o 16 bit de ancho.

29

30

Las líneas de entrada pueden ser usadas como dirección y las líneas de salidas como datos.

Las PROM son una arquitectura poco eficiente (demasiados términos de producto) y no son muy utilizadas en la práctica para este propósito.

PROM (Programmable Read Only Memory).

31

PROM (Programmable Read Only Memory).

32

Ventajas:Ventajas:• Disponibilidad comercial• Cantidad de referencias• Cantidad de entradas• ReprogramabilidadDesventajas:Desventajas:• Crecimiento de la matriz según número de entradas• Diseños netamente combinacionales

PROM (Programmable Read Only Memory).

(5)

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El PLA es un PLD formado por una matriz AND programable y una matriz OR programable.

La PLA ha sido desarrollada para superar algunas de las limitaciones de las memorias PROM .

Primer dispositivo desarrollado para implementar circuitos lógicos.

Llamado FPLA (Field Programmable Logic Array), o simplemente PLA.

Arreglo Lógico Programable PLA

(Programmable Logic Array)

34

Arreglo Lógico Programable PLA

(Programmable Logic Array)

35

Arreglo Lógico Programable PLA

(Programmable Logic Array)

Entradas (n)Salidas (m)Términos Producto (p)Es un PLA notado como n x p x m

Un PLA n x p x m con p términos producto contiene p compuertas AND de 2*n entradas y m compuertas OR de p entradas

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Arreglo Lógico Programable PLA

(Programmable Logic Array)

PLA 4x8x4

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Arreglo Lógico Programable PLA

(Programmable Logic Array)

38

Arreglo Lógico Programable PLA

(Programmable Logic Array)

Desventajas:Desventajas:Costosa fabricación Baja velocidad (dos planos de lógica programable)

Para solucionar estos inconvenientes se desarrollaron los PAL.

(5)

39

PAL (Programmable Array Logic).

PAL (Programmable Array Logic): Tipo de PLDs en las que se pueden programar las uniones en la matriz de puertas AND, siendo fijas las uniones en la matriz de puertas OR.

Los dispositivos con arquitectura PAL son los más populares y los más utilizados.

No reprogramable (Excepto la referencia PAL- CE que emplea tecnología EPROM ó EEPROM)

Las PAL no reprogramables emplean el principio de fusible (Metal sobre aleaciones de titanio y tungsteno o de silicio y platino). Más comunes en TTL que en CMOS.

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PAL (Programmable Array Logic).

DIAGRAMA DE BLOQUES DE UNA PAL

41

PAL (Programmable Array Logic).

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Permite implementar cualquier suma de productos lógica con un número de variables definido.

Durante el proceso de programación cuando se requiere la conexión entre una fila y una columna el fusible se deja intacto. Por el contrario, cuando dicha unión no se requiere, el fusible se abre.

PAL (Programmable Array Logic).

43

PAL (Programmable Array Logic).

44

PAL (Programmable Array Logic).

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Ventajas:• Popularidad• Reemplazos universales• Diseños combinacionales/secuenciales• Soporte• Mayor densidad y menores retardos que las PLAs.Desventajas:• Cantidad de referencias• El número de funciones que pueden implementarse con PAL es menor que con PROM y PLA

PAL (Programmable Array Logic).

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LÓGICAS DE SALIDA DE UNA PAL

PAL (Programmable Array Logic).

Algunas PAL disponen de pines de E/S.

Salida combinacional a través de un Buffer tri-estado para evitar cargar la compuerta OR.

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LÓGICAS DE SALIDA DE UNA PAL

PAL (Programmable Array Logic).

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Lógica de salida Combinacional Completa

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REFERENCIA DE UNA PAL

PAL (Programmable Array Logic).

N° DE ENTRADASSALIDAS EN ESTADO

ACTIVO BAJON° DE SALIDAS

LÓGICA DE ARREGLO PROGRAMABLE

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REFERENCIAS ESTÁNDAR

Configuraciones de salida más comunes:• H: salida a nivel lógico alto• L: salida a nivel lógico bajo• P: nivel lógico programable• R: salida por registro• RA: salida por registro asíncrono•V: salida con producto de términos versátil•VX: salida con producto de términos versátil con XOR• X: salida por XOR con registro•XP:salida por XOR con polaridad programable

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GAL (Matriz Genérica programable)

Semejantes a las PAL en cuanto a estructura: Contiene un arreglo AND

programable y un arreglo OR fijo. Re-programables por celdas

E2CMOS, a diferencia de las PAL (fusibles)

Posee una macrocelda de salida(OLMC: Output logic macrocells) que puede ser programada con lógica combinacional o secuencial, la cual no posee las PAL.

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DIAGRAMA DE BLOQUES DE UNA GAL

GAL (Matriz Genérica

programable)

Típicamente n >8 y m > 8.

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GAL (Matriz Genérica

programable)Bloque de entrada

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GAL E2CMOS

En una GAL el fusible se reemplaza por una celda CMOS eléctricamente borrable (E2CMOS o EECMOS) y mediante programación se activa o desactiva cada celda.

Una celda activada conecta la correspondiente intersección entre la fila y la columna.

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GAL (Matriz Genérica

programable)Programada

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El número de términos producto que cada salida de la GAL maneja es fijo.

Ver ejemplo de la GAL 22V10

GAL (Matriz Genérica

programable)Bloque de salida

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OLMC Típico(GAL 22V10)

GAL Matriz Genérica programable)

Bloque de Salida

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GAL 22V10Multiplexor selector de salida:

- Multiplexor selector de salida: •Nivel de salida (S0)•Combinacional / secuencial (S1)

-Multiplexor de entrada/realimentación:• Señal externa (S1 “1”)• realimentación (S1 “0”)

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REFERENCIA DE UNA GAL

N° DE ENTRADASCONFIGURACIÓN DE SALIDAS VARIABLES

N° DE SALIDAS

MATRIZ GENÉRICA PROGRAMABLE

GAL 22V10

GAL (Matriz Genérica

programable)

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GAL 22V10

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GAL 22V10

Diagrama de bloques

Entradas:Directas 12 Realimentadas 10Salidas: 10Posee además:•OLMC *Reset asíncrono•Preset síncrono

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GAL 22V10

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GAL (Matriz Genérica

programable)

GAL 22V10

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GAL Comerciales

E2CMOS PLD Programable en Circuito

190 30, 35 24 ispGAL16Z8

E2CMOS FPLA 150 30, 35 24 GAL6001

E2CMOS PLD Universal 130 15, 20 28 GAL26CV12

E2CMOS PLD Universal 130 10, 15, 25

24 GAL22V10

E2CMOS PLD Universal 115 15, 20 24 GAL22RA10

E2CMOS PLD Genérica 55, 115 10, 15, 25

24 GAL22V8A

E2CMOS PLD Universal 115 15, 20 20 GAL18V10

E2CMOS PLD Genérica 55, 115 10, 15, 25

20 GAL16V8A

Características ICC (mA)

tPD Número de Pines

Referencia

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Tecnología EPROMArreglo de transistor MOS

con doble compuerta

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Tecnología EPROM

Una celda EPROM es un arreglo de transistor MOS con doble compuerta.

La compuerta flotante es puesta entre la compuerta de control del transistor MOS normal y el canal.

En estado sin programar, la compuerta flotante está descargada y el transistor puede ser llevado a ON y OFF de acuerdo con el voltaje aplicado en la compuerta de control.

Para programar la celda un voltaje alto (14 V, por ejemplo) es aplicado a la compuerta de control, y al mismo tiempo el drenador del transistor es puesto a 12 voltios.

Esto produce un campo eléctrico muy grande y alto flujo de corriente entre la fuente y el drenador.

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Tecnología EPROM El gran campo E en el drenador produce una deflexión en dicha

región y acelera electrones a alta velocidad y una pequeña fracción de éstos atraviesan la delgada región de óxido y son atrapados por le compuerta flotante.

Debido a que la compuerta se encuentra rodeada por una región aislante, ésta queda “permantentemente” (10 años o más dependiendo de la temperatura de trabajo) cargada.

Las celda se puede borrar por exposición del chip a luz ultravioleta, al excitar los electrones de la compuerta flotante éstos son llevados al sustrato y el resultado es un borrado del chip.

El chip EPROM es típicamente guardado en un encapsulado que le permite a la luz ultravioleta incidir sobre la compuerta. En el caso de que el encapsulado no le permita, dicho chip será programable una sola vez (Aun sin funcionar con fusible)

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Tecnología EEPROM

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Tecnología EPROM

La celda EPROM se constituye a través de una estructura de compuerta flotante con un control de compuerta sobre ella

La figura anterior muestra una vista superior de dicha celda y la estructura física requerida para escribir y borrar.

En la región de tunel , el dieléctrico entre la compuerta flotante y el sustrato es muy delgado (100 Amstrongs o menos)

Cuando el voltaje para programar es aplicado a través de la la delgada región, los electrones fluyen hasta la compuerta flotante por el mecanismo de efecto túnel.

Dicho efecto puede ser reversible y la celda es eléctricamente borrada al aplicar un voltaje contrario al aplicado para escribir. Una celda de tecnología EEPROM puede consumir el doble de área que una de tecnología EPROM; reduciendo de esta manera la capacidad de integración en un integrado.