Post on 18-Sep-2020
E S O "LJ E L A IROLXTECfxlZCA MACIOMAL
DE IEN<HE«MIEIRJ:A
IR ¡R O 33- A D O R DE CIRCUITOS I I J T SH! <^ R -^ 3O cj>
D X <S¡ X TALES m—TL EM 3BASE
A 8 Mi I C R O R" R: O C E S A D O IR M -db O ÍZ> S:
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T E S X S F> Fí E V Z ¿^ A. L A O 33. T E INI C X O
DEL T X TULO DE ¡X IM-GEM X ERO E iNfl
L E C T R O N X «C A Y TELE C O M U Jvi X C A C X O S
-* O. U X TO » JlJffvi! X O
CERTIFICO QUE EL PRESENTE TRABAJOHA SIDO TOTALMENTE REALIZADO POREL SR. HUGO FERRI SAONA.
JAIME VELARDE'DIRECTOR DE TESIS
x C^TO IR x
A.-GIRADEC X M X
AGRADEZCO A LOS SEÑORES PROFESORES YDEMÁS MIEMBROS DE LA FACULTAD DEINGENIERÍA ELÉCTRICA DE LA ESCUELAPOLITÉCNICA NACIONAL QUE, DE DE UNAU OTRA FORMA, COLABORARON PARA LLEVARA CABO EL PRESENTE PROYECTO-
AGRADEZCO DE MANERA ESPECIAL ALINGENIERO JAIME VELARDE, DIRECTOR.DEDE TESIS, SIN' CUYA DIRECCIÓN Y AYUDAESTE PROYECTO,NO HABRÍA PODIDO SERREALIZADO.
i INI DI CIÉ: GEI-JE: RALpag.
CAPITULO I«- DESCRIPCIÓN GENERAL . -
1 - 1 Especifi cacianes y carácter íst i cas.... . . . „ 21.2 Diagramas generales de bloques y flujo de señales 41.3 Análisis de la ejecución del programa de compraba—
C Í O n n H - M » B B I t l l . « « M « l l » B I , . « « . « « U » . t . . - « « » . . . « - « . l . B B . - « . - . I . . S
1 - 4- Criterios de determinación de circuitos integradosa probarse. ....... ...................... 11
1...5 ' Lista de circuitos integrados a probarse- '.12
CAPITULO II.," DISEÑO DEL HARDWARE
2»1 Microprocesador y decodificacion de direcciones 182.2 Interface al teclado y display»...,....„....,, 242.2,, 1 Cálculo de resistencias limitadoras de corriente
de segmentos de dlsplay y de polar i sacian de Q3 —>0.9 .„.'.„.,.„.., n „ . . „ „ . . ., 28
2-2-2 Cálculo de comprobación para resistencias de pola-rización y carga de Ql y Q9* . . . . . „ „ . 30
2.2.3' Cálculo de resistencias para conducción de LED bi-
color n . n ./' B . u . - . n n o . n .«. n " .... B ..... n ... o - n . . . „ . , , „ „ . , , 32
2.3 ínter face al ci cuito en prueba--- ..,..„ 332» 3*1 Cálculo de resistencias de polarización de QiGD —>
Q13 u „ . . . „ „ . „ n » - « . - H . . . H ,. » H . „ „ 362.4 Interrupciones» ...........a................ 382-4. 1 Interrupción RESET „ 392n 4,, 2 Interrupción MM.I ................. 412. 4. 3 Interrupción IRQ. - - , . . 43
CAPITULO III.- DISEÑO DEL SOFTWARE
3. 1 Diagrama general de software y ex pl i cacion 483*2 Inicializacion „,.„.... . H n 563. 2u 1 Autotest- ..»..,..„..„ „ 573= 2,, 2 Reset manual... ......... u ., „ H . n . * . . „ „ . . 613. 2. 3 Inicial ilación de RAM. n .„ n B . „ „ n . B ., „ . n H 633» 3 Torna de la información de entrada. . n „ „ 663.3»1 El iminación del rebote. » . - . « - . 663.3.2 Actualización de RAM. B . „ . . . . u „ ........ „ . n B . - „ „ , . „ 693,. 4 Procesamiento de la información « ........ « . .733.4,1 Val i dación de entrada, ......... „ .............. „ . . „ . . . „ ... 743.4.. 2 Determinación del bloque de datos de comprobación 763.5 Programa de comprobación» . . . . » . . » . « « . . . . . . » 8(33.6 Finalización de la prueba- ........... H H .. .„...'.....,. 853.6.1 Indi cacion Entrada no Val i da „ „ . . » 863..Ó..2 Indicación Sobrecorr iente „ . . 863. 6,, 3 Indicación Circuito Integrado Bien.. „ .. * 883.. 6~4 Indicación Circuito Integrado Ívla!l 923.6,, 5 Indicación No Programado- ........ H 923« 6. 6 Indicación Fal la de Equipo» .923. 7 Suibru'fc inas- = « .,.„.„ 953.7,, 1 Subrut i na Escr i tura en el Display 973-7.2 Subrut i na Lectura del Teclado. . „ „ . . . 99
pag.
3.7-3 Subrut i na Desactivación de Interf a ce. ....... 1023H 8 Listados de programas. . . „ 1033.8.1 Defini ción de etiquetas _de local i dades RAM . . . . .1293» 8-2 Definición de et iquetas de local i dades ROM y con-
tenidos. . . . . . « . . - . - 1313-9 Datos de comprobación ..„...„ . ... u - . „ . . . 1313.9-1 Vectores de bloques de datos de comprobación 131.3. 9« 2 Bloques c!e datos de comprobación - - 132
'/CAPITULO IV1- CONSTRUCCIÓN, EXPERIMENTACIÓN
4. 1 Construcción del equipo,. „ ., . . « „ . « . „ . . . . 1414-2 Pruebas de funcionamiento. «. . . . « . . . „ 1454. 3 Mantenimiento y diagramas. . . « . « . . « ..............1514.3. 1 Autotest- . . .. . „ . „ . „ . „ . „ . M . . . . . « . . ... „ B . . . . . H 1574.3-2 Cal i br ación de sabrecorr i en te» . . „ a „ . 1584.4 Comentarios y conclusiones.. .,.,„«..,.. „ . . . « 160
APÉNDICE
I ( A ) Asignaciones de memoria RAM. ...... H ....................... 163I(E) Asignaciones de memoria R O M ™ . N . . . u . H . « „ . « . n .. H . . „ „ „ . n 166II Vectores de bloques de datos de comprobación. ........ 169III Bloques de datas de comprobación» . „ . „ . . . . „ . . . . „ - .-. . „ . 173IV Manual de operación del equipo,. . „ . . 181V Hojas de datos de los componentes........u...........185VI Bibliografía. «....,...,.... *. . . H . . .216VII Diagrama general de hardware., „ . . . „ „ . „ „ - . „ 217
X 1IMD T -CE • 1=: F7" I <S O IR
1. 11 „ 2I.-.3
1
45
7a9
, 1(311
Diagrama simplificada de hardware. „ . ....... . . . . ...... .5Diagrama simplificado ¡ de software. „ - - „ . . - . „ . - -, . . . . . , - . 6Conexiones y niveles lógicos del circuito en prueba. . 10Microprocesador y decodificación de direcciones. . .... 19Decodificación de direcciones con una EPROM habili-t el CÍa ...... n H . i . n a i , » » u n H n n n n . . - „ .. - n u u „ . M „ - » „ . , . . « - 23
Decodif i cae i din de direcciones con los PIAs seleccio—
Interface alInterface alResistencias
Cl Í SP 1 S y ^ B B » , . « B I I U B M B . B B B . • . . ( . • . • « - - • . » I
1 imitadoras de corriente de segmentasde dlsplay y de polarización de Q3 —> Q9 .Resistencias cíe polarización y carga de Ql y Q2. . . .ResistenciasInterface al
,232526
2929
de conducción para el LED bicolor. ...... .33circuito en prueba . . 35
Resistencias de polarización de Q10 —> Q13. .- .37En erg i sacian del equi po. » . » „ « . . „ . „ . . . . . . 40.
pag,
333333333333
12, 13, 14, 15, 1 (A), 1 ( B ).2<A), 2 ( B ). 2 C C )3,45,6789(A)
Diagrama de tiempos de energi sacian y Reset 40Reset manual 42Detección de sobrecorriente- 44
3 . 9 ( B )3. 103 . 11 ( A )3 . 1 1 ( E )3. 123. 133. 143. 153. 163. 173. 104. 14. 24.34.44.54.6 .4.74.84.94. 10
Corrientes de entrada a RV:¿!. .Diagrama general del software
general delde flujo de
DiagramaDiagramaDiagramaDiagramaDiagramaDiagramaDiagramaDiagramaDiagramaDiagramaDiagram'aDiagramaDiagramaDiagramaDiagramaDiagramaDiagramaDiagramaDiagramaDiagramaDiagramaDiagrama
(A)(B)
dededededededededededededededededededede
flujoflujoflujoflujof 1 u j oflujof 1 u j oflujof 1 u j oflujof 1 u j oflujoflujof 1 Llj O
flujoflujof 1 u j oflujoflujoflujo
dededededededededededededededededededede
454950585960
softwareAUTST (A)AUTBT (B)AUTST (C)RSMNL 62IMRAM ' - 64ELREB. , - • 67ACRAM 70VLENT 75DBDTC. , . 78PRCMP (A).. 81PRCMP (B) .... - 82ETNVL. , 87SBCRR (A) - 89SBCRR (B) '. .90CHIPB. .91CHIPM 93MOPRG. . . .94FLLEQ.'!"'. 96SESDS. „ . . B .... . . . „ „ 98SLCTC. 100SDSIF 102
Distribución del hardware. ........ 14l<Caja metálica? proyecciones ortogonales 144Prueba dePrueba deTarjeta deTarjeta deChasis....,Panel frontal ,...„-...„.. 156Ajuste de corriente. ..«„ . . . 159Ajuste de voltaje 159
Circuito Integrado Bien" 147Circuí to Integrado Mal"..... 147Procesamiento „„..... 154Interface. .155
4. 1
x INJE> x CE OSH; TABLAS
Decodif i cación de Direcciones .22Configuraciones de polarización del circuito enprueba 36Interrupciones. 38RAM inicial izada para almacenamiento de la infor-mación de entrada. . . „ . „ .- . . 65Códigos de tecla y códigos para el display -. ... 72Vectores de bloques de datos de comprobación 79Componentes. 151
4
I TUL O I
IRC i OM
1.1.,- ESPECIFICACIONES Y CARACTEFUSTICAS
El Probador cíe Circuí tos Digitales es un rni crocomput ador basado
en el microprocesador MC68!32i su función específica es la de-
terminación del estada operativo de circuitos integradas TTL.
El usuaria tiene acceso al equipo a través del teclado en el
que dígita la identificación de un circuito integrado a ser
probado, esta información aparece en el display? localizado en
el panel frontal7 en forma simultánea a su digitación„ Después
de la insersión del circuito integrada en el zócalo de pruebas,
al ser presionada la tecla PRUEBA se inicia el proceso de com-
probación 7 cuya resultado aparrare en el display.
L a a 1 i m e n i: a c .i. ó n r e q u e? r i el a d e la red de e n e r g í a es de 1 :L 0 V a c a
60cps y 2» 2 Ai la que provee al equipo de 5Vele y de una co-
rriente máxima de 2«ÍZ) A* mediante una fuente de poder regulada."
La señal de reloj es de !Mhz7 frecuencia que es la adecuada pa-
ra la realización de pruebas en circuitos TTL y que consumen un
t i ern po de pr ueba pr a c t i carnen te despreciable-
A mas de la memoria RAM incorporada al rni croprocesador -, usadai
para almacenamiento temporal de datas y que consta de 128 loca-
1 i da des, se cuenta can 12 Kbytes de ROMOO 5 el 29= 52/C de esta
(#) Nota-- La distribución de los datos en RAM u el contenido
de ROM están especificados en Apéndice I(A) ASIGNA-
CIONES DE MEMORIA RAM y Apéndice I(B) ASIGNACIONES
DE MEMORIA ROM.
es ocupa do en e 1 pr og rama mon i tor , el 34 - 46 7- esta as i gn a do a
datos de comprobación para las diferentes circuitos integrados,
y el 36,. (32 7- restante se reserva para eventuales irnplementacia™
nes de programa o datas de comprobación,.
La -ínter face del rn i ero procesador tanta con el teclado como con
el clisplay y el zócalo da pruebas sa hace a través de dos PIAs
6821. El teclado consta da los caracteres alfanurnéricos usadas
en identificaciones de circuitos cíe la familia TTL5 cías teclas
REBET que presionadas si muí tan saínente rain icial i san el programa
y la'tecla PRUEBA* El display está formada par siete elementas
de catada común cíe siete segmentas» mas el punta decimal a la
der e ch a i y por un LED b i co 1 or que i n c! i ca e 1 r e su 11 a do de 1 a
prueba»
'/El sácalo cíe pruebas' es del tipo " cera fuerza de insersion" , y
ca cía un o cíe sus dieciseis t er rn 1 n a 1 es es t á un i cío con un a en t r a—
da / salida diferente cíe los pórticos B cía las PIAs mediante
1 í neas de conexión,. De estas 1 ineas? cías san puestas a las vol-
tajes cíe polarización (Vcc7 = -I-5V? Gnd — ®V) de cuatro maneras
o configuraciones? corno sa aprecia en la Tabla 2-2-, da acuerdoi
a 1 número cíe p i n es de 1 circuito en pr ue ba t las configuraciones
as cog i cías da t er m i n an c i n ca el i f er en tes d i s t r i bu c i on es cíe vo 11 a~-
Jes de polarización cía este,,
Las pruebas cíe funcionamiento realizadas a un circuito integra-
do cari" as pon cien al anal ÍSÍB de las respuestas del circuito a
difarantas con di c i anas 1óg i cas da en trada5 que san propor ciona—
d a s P o i" el e q u i p o „ D i c h o análisis t o m a en cu e n t a u n i c a rn a n t e al
comportamiento del circuito en prueba an cuanto a BU lógica-/
mas na a su respuesta da frecuencia ni a su "fan out"3 tampoco
se somet e a 1 c i r cu i t a a. d i ver sas con d i c i o n es de car g a -¡ pues es-
ta es siempre la de una entrada- TTL.
Para un circuito integrado se realizan pruebas consecutivas?
las necesarias para asegurar la verificación completa del esta-
do operativo del mismo 5 la primera prueba que no produce el es-
tado esperado conduce a la indicación de mal funcionamiento.
Una sola discrepancia es sufi ciente para que un integrado sea
considerado corno no válido? este será el caso en el que sola-
mente una compuerta: de las varias que pueden formar un circui-
to lógico, falle»
El equipo esta protegido de un eventual corto circuito en el
integrado en prueba por medio de un sistema sensor cíe sobreco—
rríente que produce la desactivación inmediata de la ínterface
equipo / circuito y la indicación visual respectiva» Además,
tanto el equipo cama la red de alimentación de energía están
protegidos por un fusible de 2«5A«
DIAGRAMAS GENERALES DE BLOQUES Y FLUJO DE SEÑALES
Como se puede observar en la Figura 1„1, que representa a la
estructura física del equipo en forma general? el micropracesa-
clor recibe^ y después de procesarla? envía toda la información
i n va 1 u era da en su f un cionami en to a 1 os componen tes ID asi cas es-
pecificados por los diferentes bloques.
El intercambio de señales entre el mi eroprocesador y el tecla-
i fda, socala de pruebas o display se hace a través' de la interfa—
/ce conformada por PIAs; a su vez, la información contenida en
la memoria ROM es transferida en forma directa hasta el micro—
procesador mediante el bus de datos.
/Todo el funcionamiento del mi eroprocesador esta determinada por
el programa monitor, que al igual que las bloques de datas usa-
das para las pruebas a los diversas circuitos integrados, esta
contenido en la memoria ROM.
El mi eroprocesador recibe las señales originadas en el teclado,
y después de procesarlas genera nuevas señales que a su vez ac-
tivan los segmentas de display correspondientes a los caracte-
res digitados.
MICROPROCESADOR MEMORIA ROM
TECLADO
INTERFACE
L\r\
AZZÓCALO DE PRUEBAS DISPLAY
FIG. 1.1.- DIAGRAMA SIMPLIFICADO DE HARDWARE
Durante el proceso de comprobación i las señales producidas en
el mi eroproeesador son recibidas -a través del sócalo- por el
circuito integrado sometido a prueba, determinando diferentes
condi ciones lógicas en sus entradas. Las correspondientes res-
puestas del circuito integrada son emitidas por éste, también a
través del zócalo de pruebas, hasta el mi eroproeesador.
El análisis de las respuestas del circuito integrado determina
el resultada final de la prueba, de acuerdo con el que el mi-
cro pro ees ador envía las señales de activación de los segmentos
de display para la indi caeion visual respectiva.
La programación conten i da en ROM determina la ejecución conse-
cutiva de secuencias, descritas en forma simplificada en la Fi-
gura 1.2.
AUTO TEST
INGRESO DE LAINFORMACIÓN
PRUEBAS AL CIR-CUITO INTEGRADO
INDICACIÓN ENEL DISPLAY
FIG. 1.2-- DIAGRAMA SIMPLIFICADO DE SOFTWARE
A la energieación del equipo se inicia la rutina AUTO TEST, la
que básicamente es un proceso de comprobación de funcionamiento
de componentes del equipo tales como PIAs, relés, LEDs y las
conexiones al zócalo de pruebas.
Estas pruebas no controlan el buen funcionamiento de todos los
componentes, pero sí de algunas de el los, especialmente los que
físicamente están más relacionados con el circuito integrado en
prueba.
A continuación de AUTO TEST y con los componentes probados como
operativos, el programa permite —mediante el uso del teclado—
el ingreso de información consistente en los dígitos y caracte-
res literales que identifican al circuito en prueba.
Esta información es almacenada en la memoria RAM y constante-
mente actúalizada por el presiónamiento de las di ferentes te-
clas, además aparece en el display durante la ejecución de este
proceso.
Si la información ingresada corresponde en su estructura a la
identificación de un circuito integrada de la familia TTL y los
datos de comprobación para dicho circuito existen en la memoria
ROMi se ini cían las pruebas a este, de acuerda a lo descrita en
el siguiente apartado, 1.3 ANÁLISIS DE LA EJECUCIÓN DEL PROGRA-
MA DE COMPROBACIÓN.
Finalmente, el resultado obtenido en el proceso de comprobación
es indicado en el display para la apreciación visual del usua-
rio.
1.3.- ANÁLISIS DE LA EJECUCIÓN DEL PROGRAMA DE COMPROBACIÓN
El programa de comprobación usa los datos contenidos en la me-
moria ROM» en diferentes bloques que corresponden a determina-
dos circuitos integradas; existen casas en que un bloque de da-
tos corresponde a más de un circuito integrado.
Los datos que forman parte de los bloques san información codi —
ficada de la identificación del circuito integrado a probarse,
configuración de voltajes de.polar izacion, pines de entradas y
de salidas, estímulos al circuito integrado y sus respectivas
respuestas correctas»
En base a los datos correspondientes a la configuración de vol-
tajes de polarización se establecen las conexiones de +5V y
tierra con los respectivos pines del circuito integrada en
prueba; a continuación, el programa entra en un laso de espera
en el que se consume el tiempo suficiente para 'la el imina'ción
del rebate en las relés que conforman di chas conexiones.
Las pruebas al circuito consisten en ex i tarlo con los niveles
lógi cas de las datos de estímulo en sus entradas, y comparar
los datos de respuesta con los obten i dos en sus sal i das. Las
entradas al circuito integrado son proporcionadas mediante dos
bytes de ocha bits cada uno, que cubren las dieciseis líneas de
conexión al zócalo de pruebas, igualmente, las sal idas son to-
madas en dos bytes.
En las datos de estímulo, cuyos pines en el circuito integrado
corresponden a salidas, Vcc, Gnd a NC constan los valores lógi-
cos complementarios a los correctos, permitiendo que únicamente
la respuesta del circuito y los voltajes de Vcc, Gnd y de pulí
up presentes durante la prueba determinen el resultado de la
misma.
Las pruebas a real izarse no comprenden todas las combinaciones
lógicas posibles en las entradas del circuito en prueba? son u—
ni camente las suficientes y necesarias para la correcta deter-
minación del estado de funcionamiento del mismo; permitiendo,
de esta manera, mas velocidad en la ejecución del presente pro-
grama de comprobación y ahorro en el uso de la memoria ROM.
Las pruebas continúan en forma sucesiva hasta que todas sean
terminadas o hasta que una de ellas no se cumpla, lo que produ-
ce un salto del programa hacía las rutinas de indicación de
circuito integrado bien o mal, de acuerdo al caso parti cular.
Para un circuito integrado de dieciseis pines» cada uno de és-
tos coinci dirá con el terminal de igual numeración del zócalo
de pruebas. En la Figura 1.3 se muestra como un circuito de ca-
torce pines (7400) conecta con los PIAs y voltajes de polariza-
ción , a través del zócalo de pruebas; igualmente se pueden a—
preciar los valores lóg i eos que determinan a las 1íneas de los
porti eos de estas como entradas o sal idas, asi como los niveles
de exitacion y respuesta esperada para las cuatro pruebas a e—
fectuarse.
Inmediatamente antes de la realización de las diferentes prue-
10
CIRCUITOINTEGRADOEN PRUEBA
ZÓCALO DEPRUEBAS
+5V
0V ^
VCC
14 13
15
12 11
13
10
11
7400
GND
10 9 8
PB7 PB6 PB5 PB4 PB3 PB2 PB1 PB0
PÍA # 2
PB7 PBÓ PB5 PB4 PB3 PB2 PB1 PB0
PÍA # 1
ENT/SAL
PRUEBA 1EXITACN..RESPSTA.
PRUEBA 2EXITACN.RESPSTA.
PRUEBA 3EXITACN.RESPSTA.
PRUEBA 4EXITACN.RESPSTA.
0
r~01
01
01
01
1
~ — -00
11
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11
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0
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0
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1
0
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1
1
0
0
0
0
1
1
1
1
FIG.1.3.- CONEXIONES Y NIVELES LÓGICOS DEL CIRCUITO EN PRUEBA
11
bas se quita la máscara de interrupción (I) y se la pone a la
finalización de estas, permitiendo que la interrupción mascara-
ble IRQ sea pos i ble un i carnente durante la ejecución de di chas
pruebas- Esta interrupción se inicia cuando existe una sobreco-
rriente de alimentación al circuito en prueba y produce la des-
conexión de la ínterface equi po / circui to.
1.4.- CRITERIOS DE DETERMINACIÓN DE CIRCT5. INTGRDS. A PROBARSE
Los circuitos a ser probados están 1 imitadas a los integrados
digitales de la familia TTL de catorce o dieciseis pines, con
encapsulado tipo QIPT tales corno : inversores, compuertas, deca-
dif i ca dar es, retenedores (latches), muí ti vi bradores, b i estables
C f1ip-flops), sumadores, comparadores, contadores, registros de
desplazamiento, muí ti plexers, convertí dores de código, etc.
De estos circuitos se han exelni do a los secuenciales que no
pueden ser inicial izados para las pruebas, tal caso presentan
algunos registras de desplazamiento. También han sido excluí dos
los circuitos que para su normal funcionamiento neeesi tan de e-
lementos externos, tales como muí tivibradores monoestables y a-
establesj tampoco han sido tomados en cuenta circuitos que para
su funcionamiento necesitan de un segundo integrado.
Los circui tos integrados que pueden ser probados presentan una
de las cinco mas usuales distribuciones de voltajes de polari-
zación en sus pines, las indi cadas en la Tabla 2.2-
12
Tomando en consideración las limitaciones especificadas., se han
implamentado 74 bloques de datos de rornprobación que san usados
para 90 cir cu i tos :i.n teqrados? los mas camunrnen te usados en la
enseñanza? diseño y • construcción en el Área de Sistemase Digi-
tales de la Facultad de Ingeniería Eléctrica de la Escuela Po-
litécnica Nacional-
1.5.- LISTA DE CIRCUITOS INTEGRADOS A PROBARSE
La memoria usada en los bloques de datos corresponde a 4.13
Kbytas, el 43- 89 % de la memoria asignada para este proposito,
pudiendo en el futura ser uti1 izada la total i dad de ésta para
perroi t i r la comprobación de un mayor número de ci r cu i tas i n te-
gradas.
Al momento presente-; han sido programados para ser probados los
«siguientes circuitos - 547 v 74' "
Í30 H00
701 'H01
.00 7 LS00 3 S00
'LS01
7 02 7L(¿)2
7 03 ' L03
7 04- ' HÍ34 7 L¡2i4
7 EL 7!-!05
7 LEÍE32
7 LS03
* LS04
7 LS05
7S02
7 S04
7 S05
COMPUERTAS NAND DE 2 ENTRA-DAS
COMPUERTAS NAND DE 2 ENTRA-DAS, SALIDAS DE COLECTOR A-BIERTO
COMPUERTA ÑOR DE 2 ENTRADAS
COMPUERTAS NAND DE 2 ENTRA-CAS, SALIDAS DE COLECTOR A~.SIERTO
INVERSORES
INVERSORES, SALIDAS DE CO-
13
LECTOR ABIERTO
706 ' INVERSORES BUFFER/DRIVERS,SALIDAS DE COLECTOR ABIERTO
7 07 EUFFER/DRIVERS, SALIDAS- DECOLECTOR ABIERTO
70S 7LS0S COMPUERTAS AND DE 2 ENTRADAS
709 7LS09 COMPUERTAS AND DE 2 ENTRA-DAS, SALIDAS DE. COLECTOR A-EIERTO
'10 7H10 7L10 7LS10 'S10- COMPUERTAS NAND DE 3 ENTRA-DAS
'Hll 7LS11 'Sil COMPUERTAS AND DE 3 ENTRADAS
'12 COMPUERTAS NAND DE 3 ENTRA-DAS, SALIDAS DE COLECTOR A-EIERTO
7 13 SCHMITT TRIGGERS NAND DE 4ENTRADAS
7 14 SCHMITT TRIGGERS,INVERSORES
7H15 7LS15 7S15 COMPUERTAS AND DE 3 ENTRA-DAS, SALIDAS DE COLECTOR A-BIERTO
7 16 INVERSORES BUFFER/DRIVERS,SALIDAS DE COLECTOR ABIERTO
'17 BUFFER/DRIVERS, SALIDAS DE.DE COLECTOR ABIERTO
720 7H20 'L20 'LS20 7S20 COMPUERTAS NAND DE 4 ENTRA-DAS
'H21 7LS21 COMPUERTAS AND DE 4 ENTRADAS
722 TH22 7LS22 7S22 COMPUERTAS NAND DE 4 ENTRA-DAS, SALIDAS DE COLECTOR A-BIERTO
'20 COMPUERTAS NAND 'DE 2 ENTRA-DAS
'27 7LS27 COMPUERTAS ÑOR DE 3 ENTRADAS
730 7H30 7L30 ?LS30 7S30 COMPUERTA NAND DE S ENTRADAS
732 'LS32 COMPUERTAS OR DE 2 ENTRADAS
7 3? 7LS37 BUFFERS NAND DE 2. ENTRADAS
u
738 7LS3S EUFFERS NAND DE 2 ENTRADAS,SALIDAS DE COLECTOR ABIERTO
'40 'LS40 7S40 EUFFERS NAND DE 4 ENTRADAS
742 7L42 DECODIFICADOR ECD A DECIMAL
745 DECODIFICADOR/DRIVER ECD ADECIMAL
'46 7L46 DECODIFICADOR/DRIVER ECD A 7SEGMENTOS,SALIDA EAJA ACTIVA
7 47 7L47 DECODIFICADOR/DRIVER ECD A 7. SEGMENTOS,SALIDA EAJA ACTIVA
'48 DECODIFICADOR/DRIVER ECD A 7SEGMENTOS,SALIDA ALTA ACTIVA
749 DECODIFICADOR/DRIVER EDC A 7SEGMENTOS,SALIDAS DE COLEC-TOR AEIERTO
754 'H54 7L54 'LS54 COMPUERTAS DE INVERSIÓN AND-OR DE 8 ENTRADAS
'SÓ4 COMPUERTAS DE INVERSIÓN AND-OR DE 4-2-3-2 ENTRADAS
7S65 COMPUERTAS DE INVERSIÓN AND-OR DE 4-2-3-2 ENTRADAS, SA-LIDAS DE COLECTOR ABIERTO
7 70 FLIP-FLOP J-K, SESITIVO A. TRANSISION POSITIVA
772 7H72 7L72 FLIP-FLOP J-K, MASTER-SLAVE
'73 7H73 'L73 7LS73 FLIP-FLOP J-K, DUAL
774 7H74 7L74 7LS74 7S74 FLIP-FLOP TIPO D, SENSITIVOA TRANSISION POSITIVA
775 'L75 RETENEDOR DE 4 BITS, SIESTA-ELE
7H7S 7L7S 'LS7S FLIP-FLOP J-K, DUAL
733 7LSS3 SUMADOR BINARIO COMPLETO DE4 BITS
785 7L85 7SS5 COMPARADOR DE MAGNITUD DE 4BITS
7 86 7LS¿> 7LSS¿> 7SS6 COMPUERTAS OR EXCLUSIVAS DE2 ENTRADAS
15
'90 'L90 CONTADOR DE DECADA
'92 CONTADOR DE DIVISIÓN PARA 12
'93 'L93 7LS93 CONTADOR BINARIO DE 4 BITS
'96 7L96 REGISTRO DE DESPLAZAMIENTODE 5 BITS
7 132 7S132 COMPUERTAS NAND SCHMITTTRIGGERS DE 2 ENTRABAS
'136 'LS136 COMPUERTAS OR EXCLUSIVAS DE2 ENTRADAS, SALIDAS DE CO-LECTOR ABIERTO
7LS13S 'S13S DECODIFICADOR/DEMULTIPLEXERDE 3 A S LINEAS
'LS139 7S139 DECODIFICADORES/DEMULTIPLEX-ERS DE 2 A 4 LINEAS
TS140 COMPUERTAS NAND, DRIVERS, DE4 ENTRADAS
7145 DECODIFICADOR/DRIVER DE BCDA DECIMAL
* 151 7LS151 7S151 SELECTOR DE DATOS/DEMULTI-PLEXER DE 8 A 1 LINEAS
7153 7L153 7LS153 'S153 SELECTORES DE DATOS/DEMULTI-PLEXERS DE 4 A 1 LINEAS
7155 7LS155 DECODIFICADORES/DEMULTIPLEX-ERS DE 2 A 4 LINEAS
7156 ' DECODIFICADORES/DEMULTIPLEX-ERS DE 2 A 4 LINEAS
'157 • 'L157 7S157 SELECTORES DE DATOS/MULTI-PLEXERS DE 2 A 1 LINEAS
TS15S SELECTORES DE DATOS/MULTI-PLEXERS DE 2 A 1 LINEAS
7160 CONTADOR SINCRÓNICO DE DECA-DA PARA 4 BITS
7161 CONTADOR SINCRÓNICO BINARIOPARA 4 BITS
>164 'L164 REGISTRO DE DESPLAZAMIENTODE 8 BITS
7165 REGISTRO DE DESPLAZAMIENTO
10
DE S BITS
7 166 REGISTRO DE DESPLAZAMIENTODE 8 BITS
7174 7LS174 7S174 FLIP-FLOPS TIPO D
7175 7LSI75 TS175 FLIP-FLOPS TIPO D
71S4 CONVERTIDOR BCD A BINARIO
7185 CONVERTIDOR BINARIO A ECD
'190 'LS190 CONTADOR SINCRÓNICO DE DECA-DA
7191 7LS191 CONTADOR SINCRÓNICO BINARIO
7172 'L192 7LS192 CONTADOR SINCRÓNICO BCD •
cr
i i o~~injL i
2.1.- MICROPROCESADOR Y DECODIFICAC10N DE DIRECCIONES
El componente fundamental del equipo es el microprocesador
MC6S02, circuito integrado Ui3 en la Figura 2.1 (*) se pueden
observar las conexiones de cada uno de sus pines, a excepción
de las entradas de las interrupciones NMI, IRQ y RESET, que se-
rán tratadas en los correspondientes apartados de este Capítu-
lo.
Las características del MC6S02 hacen que éste cumpla.con todos
los requerimientos del presente diseña en lo referente tanta a
hardware como a'software, su voltaje de polarización Vcc (+5V),
proporcionado por una fuente regulada, es compatible con el de
todos los elementos periféricos empleados. De manera simi lar,
los niveles loga eos de los componentes del equipo son iguales a
los voltajes característicos de los integrados TTL a probarse.
Un segunda voltaje regulado í Vcc7 ) ? también de -+-5V, es usado
exclusivamente para polarización del circuito en prueba, cuya
eventual sabrécorríente de al imentación es detectada e ini cía
la respectiva acción de control de la manera descrita.en el a-
partado 2.4.3 INTERRUPCIÓN IRQ.
Nota.™ Las Figuras de este Capitulo muestran únicamente los
elementos mas importantes para la explicación del
diseño del hardware- La totalidad de los elementas
usados y su interconexión aparece en el DIAGRAMA GE-
NERAL DE HARDWARE, Apéndice VII.
19
1vcc -rc3
I '
^
i
U9(7¿
;cc«-\i
(7^
ni± x _LC2
HDh-XTAL EXTAL A
VSS C D0-D7Ul N
VSS (6802)
D0-D7
NA0-A13
VCC STBY A15
VCC
Nni KL •* --1---1
ii (U nií
IÍLÜL 1 I IAL 1
E VMA
.A) 1 1
^'Y A/E/C
R12
ÍCAJr-Ly UBt!4) \ (74155)
• *
vcc~
urr
E U12
RES <68¿l)#i
^ R / W RS0/RS1/CS1
CS0 ^
E U13
RES <68¿l)#-¿
R/W RS0/RS1/CS1
CS0 ~
yLC A11/A12/A13Sf"
1-7
/L-C D0-D7NT
>1_C A0/A1/A2
SJ
6
yt_( D0-D7M
A-C A0/A1/A3
^J
A0-A10)
^
D0-D7
>A0-A10)
y
2
D0-D7
NA0-A10)
V
D0-D7
KA0 Al^yy
4
D0-D7
Knlo ftl\ s
y
D0— D7
KMU MlWy
I I
U2
E
U3(2716)#2
I
U4
E
U5(271ó)tt4
E
Uó(271 A) #5
É
U7(2716) #6
P
FIG. 2.1.- MICROPROCESADOR Y DECODIFICACION DE DIRECCIONES
20
La información de memoria ROM está contenida en seis EPROMs
2716 de 2Kbytes X 8 cada una, coincidentes con el mi eroprocesa-
dor en el número de líneas de datos; igual coinci dencia se pro-
duce con los PIAs, pertenecientes a la fami1 ia de periféricos
del MC6802i lo que permite la transferencia de datos desde y
hacia el rni croprocesador en forma paralela: el bus de datos DO
—> D7 Ínterconecta a Ul con U2 —> U7 CEPROMs #1 —> #¿>) y con
U12 —> U13 CPIAs #1 —> #2).
Las señales de Dirección de Memor ia Val ida (VMA) y de reloj (E)
puestas a las entradas de una de las compuertas NAND del cir-
cuito integrado U9 (7403) producen , a la sal i da de ésta) la ha—
bilitación para las PIAs y para el decodificador U8 (74155).
Esta señal de habilitación es complementada en U10 (7414) antes
del ingresa a los PIAs, su frecuencia (0- 89MHz) es el 257. de la
generada par el oscilador formado por el cristal -X y los capa-
citores Cl y C2.
La sal ida R/Q del mi eroproeesador al imenta a las correspondien-
tes entradas -de los PIAsi con el valor lógico -representativo de
la operación (lectura o escritura de datos) que éste real ice.
También se puede observar a las entradas RESET del rnicroproce-
sador y de los PIAs conectadas en paralelo para ser controladas
por una misma señal-
La entrada RE está conectada a. Vcc para la habilitación de las
128 localidades de RAM interna del microprocesador; Vcc Standby
esta también puesto a +5V y sirve en nuestra caso únicamente
para habilitar la lógi ca de contra! de esta memoria.
No ha si do necesario aprovechar la opción que permi te el ínter—
face con memorias lentas con el uso de MR, así como la de de-
tención del microprocesador a través de HALTi por lo que estas
entradas conectan directamente con Vcc.
La indicación de la disponibilidad del bus de direcciones me-
diante el nivel lógi co de EA no es tomada en cuenta, por lo que
la salida permanece sin conexión.
De las 16 líneas de direccionamiento solamente 14 han sido em-
pleadas para la habilitación de las seis EPROMs y los dos PIAs.
El uso de decodi fi cación parcial requiere de A0 —> A13, por lo
que las salidas A14- y A15 no forman parte del bus de direccio-
nes.
La información puesta en Allí A12, A13 ingresa a US conectado
como decodificador de tres a ocho líneas, siete de las cuales
permiten la selección de los elementos periféricos y una esta
1ibre (Fig. 2.1).
Las direcciones empleadas y su decodificación se presenta en
forma detallada en la Tabla 2.1, en este gráfico puede apre-
ciarse que las diferentes combinaciones de los niveles lógicas
puestos en Allí Al2, A13 determinan la habili tacion de una de
las EPROMs o la selección simultanea de los dos PIAs.
Las líneas del "bus de direcciones son decodifi cadas de la mane-
ra indicada en la Figura 2.2 cuando una EPROM ha sido hábil i ta—
da, o en la Figura 2.3 para el caso de selección de los PIAs.
DIRECCIONAMIENTO
AAAA AAAA AAAA AAAA AAAA AAAA AAAA AAAA1111 1198 7654 3210 1111 1178 7654 32105432 18 5432 10
—00 0000 0080 0090 — > —00 0000 0111 1111
—00 0080 1000 0008 ~> —00 0111 1111 1111
~00 1000 0000 0000 —> "00 1111 1111 1111
—01 0008 0000 8000 — > —01 0111 1111 1111
—01 10(98 0000 0000 — > —01 1111 1111 1111
—10 0000 0000 0000 — > —10 0111 1111 1111
—10 1008 0008 8000 —> —10 1111 1111 1111
—U 0080 0808 0000 — > —11 0000 0000 0011
—11 0000 0000 0100
— U 0000 0000 0101
—11 0080 0008 0110
—11 0000 0008 0111
—11 0888 0080 1000
—11 0088 0888 1081
—11 0000 0008 1010
—11 0000 0080 1011
—11 0000 0800 1108 — > —11 0111 1111 1111
.—11 1000 0000 0080 — > —11 lili 1111 lili
HABILITACIÓN
LOCALIDADES 00 — > 7F DE RArt INCORPORADAS AL HICROPRO-CESADOR, HABILITADAS PERMANENTEMENTE ítDIANTE HARDWARE
DIRECCIONES NO DECODIFICADAS
EPROfl # 1
EPROM i 2
EPROM i 3
EPROrt I 4
EPROM t 5
DIRECCIONES NO DECODIFICADAS
PÍA I 1
PÍA * 2
PÓRTICO A
PÓRTICO B
PÓRTICO A
PÓRTICO B
REGISTRO DE DIRECCIÓN DE DATOSREGISTRO PERIFÉRICO
REGISTRO DE CONTROL
REGISTRO DE DIRECCIÓN DE DATOSREGISTRO PERIFÉRICO ' •
REGISTRO DE CONTROL
REGISTRO DE DIRECCIÓN DE DATOSREGISTRO PERIFÉRICO
REGISTRO DE CONTROL
REGISTRO DE DIRECCIÓN DE DATOSREGISTRO PERIFÉRICO
REGISTRO DE CONTROL
DIRECCIONES NO DECODIFICADAS
EPROM * 6
TABLA 2.1,- DECODIFICACION DE DIRECCIONES
23
A A A A A A A A A A A A A A A A1 1 1 1 1 . 1 9 8 7 6 5 4 3 2 1 05 4 3 2 1 0
» ACTIVACIÓN DE LA LOCALIDADCORRESPONDIENTE DE LA EPROM(A10 — > A0) '
» HABILITACIÓN DE EPROM (E)
* LINEAS NO USADAS
FIG. 2.2.- DECODIFICACION DE DIRECCIONES
CON UNA EPROM HABILITADA
A A A A A A A A . A A A A A A A A1 1 1 1 1 1 9 8 7 6 5 4 3 2 1 05 4 3 2 1 0
* SELECCIÓN DE REGISTRO (RS0)
¿ SELECCIÓN DE.PÓRTICO (RS1)
•> SELECCIÓN DE PÍA # 1 XCS1)
-> SELECCIÓN DE PÍA # 2 (CS1)
-*• LINEAS NO DECODIFICADAS
-> SELECCIÓN DE PÍAS ÍCS2)
-^ LINEAS NO USADAS
FIG. 2.3.- DECODIFICACION DE DIRECCIONES
CON LOS PÍAS SELECCIONADOS (*)
<* ) NOTA.- LA SELECCIÓN DE LOS PÍAS BE COMPLETA CON EL NIVEL DE
UNO LÓGICO PUESTO EN CS0 MEDIANTE HARDWARE (CONEXIÓN
A V C C ) .
2.2.- INTERFACE AL TECLADO Y DISPLAY
Como se puede observar en 'la Figura 2.4, en la lectura del te-
cla doj la información dígitada por el usuario es reci bida por
el PÍA # 1 mediante su pórtico A. Simi larmente, el mismo pórti-
co es usado para transferir los datos desde el PÍA # 1 hasta
los segmentos de los displays, para activarlos (Fig. 2.5).
Tanto entre el pórtico anteriormente nombrado y el teclado como
entre este porti co y el display, se interponen los circuitos
integrados U14 y U15 (74241), que contienen buffers de tres es-
tados que están controlados por el bit 4, pórtico A del PÍA #
2; durante la operación de escritura los buffers manejan a los
di ferentes displays, en la lectura del teclado permi ten el paso
de la información desde este hacia el microprocesador.
En la escritura en el displayi sin el uso de los circuitos in-
tegrados U14 y U15, a través de las resistencias 1 imitadoras de
corr i en te R[_ de los respectivos segmentos (Fig. 2.6), se produ-
ciría conducción desde Vcc hacia los terminales del porti co A
del PÍA # 1 que presenten ceros lógi eos, elevando de esta mane-
ra sus voltajes, puesto que las resistencias de sal i da del PÍA
son altas (300H); esto anularía el estado de no conducción de
las segmentas de display que deberían estar apagados en forma
total. Los buffers de tres estados eliminan el efecto anterior-
mente descrito y permiten una correcta apreciación visual de
los displays.
Aunque físicamente el teclado tiene otra presentación, electri—
U14: 74241
FILAS 1-8
U15(74241);
COLMN.l COLMIM.:
U12(6821)#1
U13(6821)#2
PA4
A/B/C/D
U18(74154)
1 0
U10ÍB) -^-7(7414)Y Y
FIG. 2.4.- INTERFACE AL TECLADO
FIG. 2,5.- INTERFACE AL DISPLAY
camente conforma una matriz de dos columnas por ocho filas, co-
ma indica la Figura 2.4.
En la lectura del teclado los bits 0 —•> 3 del pórtico A del
PÍA # 2 son decodificados mediante U1S (74154), decodificador
de 4 a 16 líneas, y producen un cero lógico en su salida 0 o en
la 1, valor que es complementado en U10, el que pone en estado
de conducción al transistor Ql o al Q2.
Las columnas 1 o 2 son activadas cuando sus correspondientes
transistores conducen a tierra; para cada columna activada, una
tecla presionada pone en cero lógi co a su correspondiente fila,
esta información es captada por el PÍA # 1, por intermedio de
su pórtico A.
Durante la escritura en el display, Figura 2.5, los niveles de
voltaje de los segmentos a ser activados son originados en el
pórtico A del PÍA # 1. Únicamente enciende sus segmentos el
display (DI —> D7) cuyo transistor asociado (Q3 ——>Q9) está en
estado de conducción. Los datos contenidos en los bits 0 *-:—> 3
del pórtico A, PÍA # 2, determinan cual de los displays será
activado, pues al ser decodifi cadas por U18, producen un cera
lógica en una de las sal idas de este (2 ——> 8). Estas sal idas
son complementadas par U10 a Ul1 (7414), poniendo así en con-
ducción al transistor correspondiente.
El circuito integrado U9 consta de compuertas NAND, con sal i da
de colectar abierta; las respectivas resistencias de pul 1 up
están implementadas y las entradas y salidas han sido interco—
nectadas para producir el siguiente efecto: cuando la decodifi-/
cacion de PA0 —> PA3 determina un cero en la sal i da 9 de U18
el LED bicolor D8 se activa; el color (rojo o verde) con el que
se enciende este LED depende de la polaridad del voltaje entre
las sal i das S y 11 de U9, que a su vez es función del nivel lo—
g i co de su entrada 13, determinado por el dato contenido en PA5
del PÍA # 2.
1.- CALCULO DE RESISTENCIAS LIMITADORAS DE CORRIENTE DE
SEGMENTOS DE DISPLAY Y DE POLARIZACIÓN DE Q3 > Q9
En la Figura l^.ó puede apreciarse a uno de los transistores Q3
— > Q9 (2N3704) de activación a sus correspondientes displays,
así como las resistencias de polarización y a los segmentos del
display con sus respectivas resistencias 1 imitadoras de co-
rriente., Los valores de las resistencias han sido determinados
de la siguí en te manera :
VCC " LEDnom " VCEL I|_EDnom 7 8
5V - 2. IV - 0.3VRL = - 192mA / 8 -
RL normalizada - 100n
Para el caso en que deban encenderse los siete segmentos de un
display, además de su punto decimal, la corriente de colector
será la máxima y estará dada por :
Para obtener el estado de conducción del transistor es n e cesa—
29
1'L
I
'/..
ki
. /.
ki
. í.
k
1
- /.
I'L
)
- /.
K
. /J
i'L
- /.
I'L
^—
Y
U14
U15
IB
FIG. 2.6." RESISTENCIAS LIMITADORAS DE CORRIENTE DE SEGMENTOS
DE DISPLAY Y DE POLARIZACIÓN DE Q3 —> Q9
VCGRL RL «L
I'L
(
ki
ki
kt
I'L
<
I'L k
i
k
• — •-
> UÍ4
> U15
RE: Rs
I-FIG. 2.7.- RESISTENCIAS DE POLARIZACIÓN Y CARGA DE Ql Y Q2
30
rio que IB > Icmax / hFE' usando un factor de seguridad igual a
2 se tiene:
T 2 x I CrnaxIE ~ íhFE
T 2 X 192mA ._, _, A
IB = T90 " ¿-0¿mA
La resistencia Rg de estabilización térmica de Q está dada por:
ICmax * (1 + nFEJ :CBO
X 0-7V192mA + C l + 191) 50nA
normal izada = 680H
=
T
3
= 1-03mA
Ij = 2.02mA + 1.03mA = 3.05mA
RB = Vl I]EVBE
5V - 0.7V- ^j. 05 mA •
normal i zada = 1. 5Kíl
- CALCULO DE COMPROBACIÓN PARA RESISTENCIAS DE POLARIZA-
CIÓN Y CARGA DE Ql Y Q2
La Figura 2.7 presenta a uno de las transistores Ql o Q2
31
C2N3704) que activa a una de las columnas del teclado así coma
a sus resistencias de carga y polarización.
Las carga del transistor esta formada por las resistencias R^_ -
= 10G5.Q. usadas como 1 imitadoras de corr iente de los segmentos de
display .j ya que las 1 íneas de entrada a U14- y U15 para la lec-
tura del teclado son las mismas que las de sal idas de estos
circuitos integrados para la escritura en el display.
Los valores de las resistencias de polarización de Ql y Q2 fue—
ron escogidos iguales a los usados para los transistores Q3 —>
09= Rp, = 1.5KO, RS =
La corriente de carga del transistor par cada tecla presionada
en una misma columna esta dada por =
vcc ~ VCE
-TL = ^
5V - 0.3V100Í1 " m
La corriente de base es:
V: - VEET T — —
B " I I " I S - ~ RB Rs
Í3.7V 0.7V
La función de las resistencias de polarización es asegurar que
se produzca el estado de conducción del transistor mediante la
satisfacción de Ip, > Ic / hpE» esta condición se cumple para
los valores de Rp, y Rg usados? puesto que de darse el caso me-
nos favorable permitido por las características mecánicas del
teclado, en el que cinco de las teclas de una misma columna ha-
yan sido presionadas se tendría:
32
L
hFE hFE
ICmax „ 5 X 47mA .~h^ 190 ~ i'
Si han sido presionadas mas de una tecla en forma simultánea,
esta información errónea será procesada y corregida de acuerdo
a lo explicado en el apartado 3.7.2 BUERUTINA LECTURA DEL TE-
CLADO.
2.2.3.- CALCULO DE RESISTENCIAS PARA CONDUCCIÓN DEL LED BICOLOR
Las resistencias de pul 1 up R^ y Rp. de U9 (Fig. 2.8) permiten
la circulación de corriente a través del LED bicolor D8. Para
que se produzca conducción en uno de los diodos de D8 es nece-
sario que las sal i das de U9 conectadas a éste presenten valores
lógicos complementarios.
Cuando uno de los LEDs de D8 se enciende, éste conduce la co-
rriente que circula por RA, mientras Rp, conecta a Vcc con tie-
rra a través de la sal ida que está en cero lógico. Si se en-
ciende el LED de polari dad opuesta y color diferente las resis-
tencias intercambian entre sí las funciones- que cumplen, por lo
que los valores de estas deben ser iguales: R^ =. R-g = R.
AdemásT la corr iente de sal i da nivel bajo para cada una de las
compuertas del circuito integrado 7403 es I{-,|__ = 16mA5 por lo
tanto:
VCC ~ VLEDnom ™ VCE . VCC "~ VCE
16mA =5V - 1.8V
RB.3V 5V - 0.3V
R = 475Í}
Con resistencias R = 47 5n no se produce un encendí do aceptable
del LED, ya que la activacio'n de este es intermitente y con un
tiempo de trabajo menor al 12.57. del requerido para el barrido
de todo el display en algunas de las secuencias de indicación
visual. Este hecho determina la necesidad de obtener "experimen-
ta Imen te el valor óptimo de éstas: para R = 100.Q se tiene una
adecuada intensi dad luminosa en el LED y no se produce sobreca-
lentamiento en U9.
FIG. RESISTENCIAS DE CONDUCCIÓN PARA EL LED BICOLOR
2.3.- INTERFACE AL CIRCUITO EN PRUEBA
La ínter face del rni ero computador con el circuito en prueba ( In-
terface equipo / circuito) se hace a través del sócalo Z, Figu-
ra 2.9. El pórtico B del PÍA # 1, PB0 —> PB7, está conectado
con los terminales 1 —> 8 del zócalo; igualmente, PE0 —> PE7f
del PÍA # '2 están conectados con los terminales 9 ~> 16.
Ademas, los pórticos B de los PIAs están conectados entre sí
por los circuí tos integrados Uló y U17 (74244), que contienen
un buffer de tres estados para cada una de las 1íneas.
Normalmente, estos büffers están en estado de alta impedancia,
uní camente durante la ejecución de la rutina AUTO TEST (aparta-
do 3.2.1) se produce la habi1 itación de los buffers para la
comprobación de emisión y recepción correctas de .datos por los
porti eos B de los PIAs.
El control de los buffers se real isa mediante las sal i das CB2
de los PIAs. Los circuitos U16 y U17 sirven también para otro
proposito: producir, mediante los elementos internos de sus en-
tradas, el efecto de pul1 up en cada una de las 1íneas al sóca-
lo de pruebas.
Los bits 0 —> 3, pórtico A del PÍA # 2, decodi.fi ca dos por U1B
producen un cero lógica uni camente en una de las sal i das 10 —>
13 de este, que a su ves son entradas para el circuito U19
(74175), cuádruple flip flop tipo D. Habilitada par una señal
de reloj —proveniente de PAó, PÍA # 2— una de las salidas Q de
/los flip flops pane en estada de conducción a su transistor a—
saciado (Q10 —> Q13); este transistor, a su vez, activa con 5V
a uno de los rele's de doble vía Kl ——> K4, cuyas bobinas conec-
tan en paralela a diodos de protección de los respectivos tran-
sistores.
35
U12(6821)#1
PB0-PE7
V
21 I31415161
8
CE2
-NT/
U16(74244)
14131211109
U17(74244)
JK>16
16
U13(6821)#2
CB2 PB0-PB7 PA0-PA3 PA6
-N
A-V
A/B/C/D
U18(74154)
10-13
1D/2D/3D/4D CLK
U19(74175)
1Q 2Q 3Q 4Q
Kl
Q10
D9
K2
-KHD10
Qll
K3
*J 012
Dll
K4
W Q13
D12
FIG. 2.9.- INTERFACE AL CIRCUITO EN PRUEBA
36
De acuerdo al relé activado, una de las líneas al sócalo de
pruebas es conectada a Vcc7 -voltaje generada de acuerdo a la
descripción que consta en el apartado 2.4.3 INTERRUPCIÓN IRQ- y
otra a tierra; se producen así cuatro configuraciones, que de
acuerda al número de pines del circuito en prueba determinan
cinco diferentes posibilidades de distribución de los voltajes
de polarización (Vcc3/Gnd), como se indica en la Tabla 2.2.
Para que esta Tabla se cumpla, es necesario que el pin # 1 del
circuito en prueba se coloque en el terminal # 1 del zócalo,
tanto para circuitos de 14 como de 16 pines.
CONFIGURACIÓN
A
E
C
D
LINEAS DEL ZÓ-CALO CONECTA-DAS A Vcc' /Gnd
16/7
"'* áííf5/12
1W
4/13
Nro. DE PINES.DEL CIRCUITOEN PRUEBA
14
16
14
16
14
PINES DEL CIR-CUITO CONECTA-
iDOS A Vcc' /Gnd
14/7
16/8
5/10
5/12
4/11
TABLA 2.2.- CONFIGURACIONES DE POLARIZACIÓN DEL CIRCUITO EN
PRUEBA
2,3.1.- CALCULO DE RESISTENCIAS DE POLARIZACIÓN DE .Q10 •> Q13
Los valares nominales de potencia y.voltaje de la bobina de uno
/ _de los relés Kl —•> K4 ÍFig. I¿. 10) determinan la corriente de
colector del correspondiente transistor:
FIG. 2.10.~ RESISTENCIAS DE POLARIZACIÓN DE Q10 —> Q13
' nomVnom
360mUJc 5V
Para que se produzca el estado de conduceion del transistor de-
be cumplirse que Ip, > Ic / hp^i usando 2 como factor de seguri-
dad Ij>( será:
X I Cmsx'FE
190 0.76mA
Las resistencias Rs de estabilización térmica de los transisto-
res Q10 --> Q13 (2N3704) están dadas por:
RS =hFE
= 1.85KÍ1
IQ + (1 + ^FE^ ^CEO
170 X 0.7V72mA + (1 + 190) 50mA
normal izada = l.SKíl
Para las resistencias de base se tendrá'
38
0.7Vi. sKn
IS
= 0.76mA + 0.39mA = 1 . 15mA
RE =
5V ~ 0.7V = 3.74KÍ1
normal izada ~ 3. 6KÍÍ
2.4-- INTERRUPCIONES
En el presente diseña han sido usadas tres de las interrupcio-
nes del mi eraprocesador: RESETj NMI e IRQ> las que son tratadas
en.los tres siguientes apartados de este Capítulo. Los vectores
de estas interrupciones ocupan las ultimas local i dades de la
memoria ROMj Apéndice I(E)7 las rutinas de servicio son trata-
das en el Capítulo III y sus activaciones se realizan por medio
de hardware, de acuerdo a la descrita en la siguiente Tabla:
INTERRUPCIÓN
RESET
NMI
IRQ
ACTIVACIÓN
ENERGIZACION DEL EQUIPO
PULSACIÓN DE LAS TECLASRESET '
DETECCIÓN DE SOBRECO-RRIENTE
RUTINA DE SERVICIO
AUTO TEST
RESET MANUAL
INDICACIÓN SQBRECO-RRIENTE
TABLA 2.3. INTERRUPCIONES
39
2.4.1.- INTERRUPCIÓN RESET
La activación de la interrupción RESET, a la energizacion del
equipo mediante el uso del conmutador SW (Fig. 2.11), inicia la
ejecución del programa general contenido en ROM.
Las localidades 3FFE y 3FFF almacenan al vector de RESET: (3821,
dirección desde la que comienza la rutina de AUTO TEST C aparta-
do 3.2.1), la primera del programa general y que en este caso
corresponde a la secuencia de serví ció de esta interrupción.
Con SW (de doble polo y doble tiro) en la posición mostrada en
la Figura 2.11 la entrada RESET del microprocesador está conec-
tada a tierra y la fuente de poder no es energizada. '
Al cambiar de posición SW el pin RESET se desconecta de tierra
y la fuente de poder se activa, y produce los voltajes Vcc (de
energinación de los componentes del equipo) y Vcc1 (de polari-
zación del circuito integrado en prueba). Con Vcc presente, el
capacitor C25.del circuito RC empieza a cargarse y el oscilador
del mi eroprocesador inicia la generación de la señal de reloj.
Cuando C25 ha alcanzado los 4 voltios se detecta la transición
de cero lógi co a uno lógi co en el mi eroprocesadar y se da prin-
cipio a la secuencia de servicio de RESET.
Como se puede apreciar en la Figura 2.12, el conmutador SW es
accionado al tiempo t = .0 y Vcc alcanza los 4.75 votios en t =
= ti y comienza la oscilación del reloj; la activación de la
interrupción se produce en t - t2l
40
-o o
110VAC
FUENTE DE PODER
SW
o 'o
R29
C25
'RCRESET
FIG. 2.11.- ENERGIZACION DEL EQUIPO
Ul(6802)
V(VOLTS)
RES
ti t2
JUML...mMlMIlJlíL RELOJ
SW
FIG. 2.12.- DIAGRAMA DE TIEMPOS DE ENERGIZACION Y RESET
Para la ejecución correcta de esta interrupción es necesario
que el tiempo trc, para la estabilización del cristal ose i la-
dor , sea mayor a 100mseg. El valor ti máximo í caso menos favo-
rable) se tendrá en un tiempo correspondiente a un ciclo del
voltaje alterna de entrada a la fuente de poder :
•f- 1 — T = •—L J. — - { _
— 16.67mseg60seg
La variación de VRES está dada por '
= Vcc CI - e~t2/R29' C25 ) , por lo tanto
v't2 = - R29-C25-ln( ..
vcc
4.75V - 4Vt2 ~ - J.QKn-10pF- Iní 75V =
Y el tiempo trc es
4- — f •-' _ 4- 1rrc — T.- TI
trc = ÍS4.5Bmseg'~ 16.67mseg - 167.91mseg
Consecuentemente, para los valores de R29 y C25 escogidos, se
cumple la candi cían especifica da.
2.4.2.- INTERRUPCIÓN NMI
La interrupción no mascarable, accionada mediante la pulsación
conjunta de las teclas RESET durante el desarrollo del programa
general, conduce al inicia de la rutina RESET MANUAL (apartado
42
3. .2). El vector de -esta interrupción (09E5) es tomado de las
localidades ROM 3FFC y 3FFD.
Con las teclas R en su posición normal, como se presenta en '-la
Figura 2.13, el voltaje en la entrada Al de U20 determina que
se mantenga el nivel uno lógico a la salida Q de este circuito
integrado y en el pin NMI del mi eroprocesador.
Al presionar simultáneamente las teclas se pone a tierra Al, lo
que produce un pulso negativo en Q. La transición negativa del
pulso detectada en la línea NMI da inicio a la interrupción.
El circuito integrada U20 (74121), muítivibrador monoestable,
es usado para producir un flanco definida en NMI y para el imi-
nar el efecto de rebote de las teclas RESET.
El ancha del pulso está controlado por el circuito RC externo a
U20; los valores.de Rió = 33Kn y C15 " IpF producen un.ancho
mayor a los 20mseg requeridos para la eliminación del rebote de
vccf
R
1
—o o-
R28
£
1¿ R16T^ II C15
1 1 ""
REX/ CFXCEX
Of \2 1 >i i
o/ -/Al «7
B
J20+121)
v
J
Q
Q
Ul(6802)
Ññl
FIS. 2.13.- RESET MANUAL
43
las teclas, de acuerda al siguiente cal culo:
tu = R16-C15-In2
tu; = 33Kn-luF-0.693 = 22.9mseg
2.4.3.- INTERRUPCIÓN IRQ
La detección de una corriente de consumo del circuito integrado
en prueba C.I. (Fig. 2.14) superior a un 1 imite prefijado ini-
cia la secuencia de control INDICACIÓN SOERECORRIENTE (apartado
3.6.2), que incluye a la desactivación de la ínterface equipo /
circuito.
La interrupción se activa al detectarse el nivel cero lógi co en
la línea IRQ del mi croprocesador, y su vector (Í390C) está con-
tenido en las localidades 3FFS y 3FF9 de .ROM.
Además de Vcc, el circuito de detección hace uso del voltaje V+
de la fuente de poder, que ha sido rectificado y filtrado pero
no regulado!.
La caída de voltaje en R59 es directamente proporcional a la
corriente de entrada al regulador de voltaje RV2, que a su vez
es igualmente proporcional a la corriente suministrada a C.I. a
través de K, uno de los relés de interface (Kl—>K4).
Una muestra de la caída de voltaje en R59 es tomada del poten-
ciómetro R60, y mediante la resistencia 1 imitadora de corriente
R57 se establece el voltaje VB£ del transistor Q14 (2N390Ó).
44
R59
RÍ7
R1S
VÍ
U21ÍLM311)
V(-)
«PP1
R19Ul
(6802)
IRQ
FIG. 2.14.- DETECCIÓN DE SOBRECORRIENTE
Los valores altos usados para R57, R58 y R60 (2.2KÍ1, ó.SKHy
20KC1, respectivamente) permiten que el voltaje en R59 ( R59 =
= ó.BÍ1) no sea alterado significativamente al variar la posi-
.ción del cursor de R60, además, la baja corr iente en el poten-
ciómetro no produce sobrecalentamiento en su contacto central.
Tanto VJ.E como IQ en 014 y consecuentemente el voltaje en el
punto de prueba PP2 dependen de la corriente consumida por C.I.
El punto PP2 está conectado a la entrada diferencial negativa
(-) del comparador de voltaje U21 (LM311), cuyo potencial de
referencia (+) está determinado por el divisor de voltaje for-
mado por R17 = R18 = 10KQ.
45
Una sobrecogiente a través de C.I. produce en la entrada nega-
tiva de U21 un val taje superior al referencial de 2.5V, y la
sal ida de éste pone en el nivel cero lógico a la 1ínea IRQ que
activa, de esta manera, a la interrupción.
Las corrientes máxima y mínima que ingresan a RV2 y producen la
interrupción fueron determinadas de la siguiente manera =
Con un potenciómetro í 0Q. < R < 100H) usado como carga de RV2 se
ajustó R60 y R para obtener un voltaje igual al de referencia
en la entrada negativa, lo que produjo una di ferencía de poten-
cial de 0.53V entre el emisor de Q14 (V+) y el cursor de R60.
La posición del cursor de R60 produce la detección de sobreco-
rrí en te para sus 1imi tes máximo y mínimo? • de la manera indicada
en la Figura 2.15, y de acuerda a los cálculos que aparecen a
continuación -
R59
V-f-•—
MAr
R5S R60
I MÁXIMA
R59M/V
R5S R60ViA VV
•V1=0.53V. >
PP1
PP1
FIG. 2.15.- CORRIENTES DE ENTRADA A RV2
46
CORRIENTE MÁXIMA'
_ R58 + R60R5B
R59 (R58 + RátZ))K R58 + ROS + R59
ó. Sfi (6.8Kn + 20KO)
RtDt = i- 20KH
V2
Imax " Rto
2.09V 'Imax = -—zr—— = 307mAÓ- DÍA
CORRIENTE MÍNIMA:
V2 = VI = 0.53V
V2I m i n ~ Rtot
T . Q.53V __ .Imín ~ •;—S7T~ == 77mA
C3 . OÍ¿
Las corrientes Iijiax e Imin que ingresan a RV2 corresponden, a
las corrientes de 300mA y 70mA de alimentación a C.I. debida al
consumo propio de RV2 y a la carga que presenta U16 o U17 (a-
partado 2.3 INTERFACE AL CIRCUITO EN PRUEBA), una de cuyas en-
tradas se pone en paralelo con C.I. al activarse el correspon-
diente relé de interface.
El límite máximo de la corriente de suministro a C.I. que no i-
nicia la interrupción IRQ esta dentro del rango de 70mA a 300mA
y puede ser cal i brado mediante su medición entre PP1 y tierra y
el ajuste de R60 para la obtención de 2.5V entre PP2 y tierra,
tal como se especifica en el apartado 4.3.2, CALIBRACIÓN DE 50-
BRECORRIENTE.
Z Z Z
48
3.1.~ DIAGRAMA GENERAL DEL SOFTWARE Y EXPLICACIÓN
Tomando como referencia el DIAGRAMA GENERAL DEL SOFTWARE (Fig.
3.1 A/E) se observa que el proceso se inicia con la enérgica--
cían del equipo, tal como se menciona en el apartado 2.4.1 IN-
TERRUPCIÓN RESET, se produce la transición de voltaje adecuada
en el pin 40 (RESET) del mi eroprocesador. De esta manera? co-
mienza la ejecución de las instrucciones del programa en forma
progresiva»
El desarrollo del programa se inicia con AUTO TEST (AUTST) (•*) ,
rutina que tiene por objeto real izar pruebas que determinen el
estado operaciónal del equipo. Si estas pruebas no detectan mal
funcionamiento el programa continúa en la secuencia INICIALIZA—
CION DE RAM (INRAM), en caso contrario se encamina hacia la RU-
TINA INDICACIÓN FALLA DE EQUIPO CFLLEQ).
Otra forma de ingresar al programa es a través de la pulsación
de l.as teclas RESET, lo que produce una transición de uno a ce-
ro logi eos en el pin 6 CNMI) del mi ero procesador i de acuerda a
lo descrito en el apartado 2.4-2 INTERRUPCIÓN NMI, iniciándose
la secuencia de servi ció de la interrupción no mascarable: RE—
(*) Nota.— El 1istado de las etiquetas usadas en el programa a-
parece en orden alfabético en los apartados 3.8.1
DEFINICIÓN DE ETIQUETAS DE LOCALIDADES RAM y 3.8.2
DEFINICIÓN DE ETIQUETAS DE LOCALIDADES ROM Y CONTE-
NIDOS.
49
iINICI
C
i\SBRT. ESCRT./ ELI
\EN DSPLY. / DE
1
TABLA DE CÓDIGOS | ACU
SE5MTS.DE DISPLAY | E
1
!»-<^
L.
1
VAL
1 *1
JM>1
\
ELIMINACIÓNDE REBOTE
DE RAM
TABLA DE CÓDIGOSDE CARÁCTER
VALIDACIÓNDE ENTRADA
FIG. 3.1 ( A ) . - DIAGRAMA GEN'ERAL DEL SOFTWARE ( A )
50
DETERMINACIÓN DEBLOQUE DE DATOSDE COMPROBACIÓN
TABLA DE VECTORESDE BLOQUES DE DA-TOS DE CMPRBCION.
1
S
>
PROGRAMA DECOMPROBACIÓN
1
* t1
BLOQUE DE DATOSDE COMPROBACIÓN
COINCIDELA IDENTIFICA-
CIÓN?
DETECCIÓNDE SBCRR(HARDWARE)
FIG. 3.1(E) DIAGRAMA GENERAL DEL SOFTWARE (B)
51
SbT MANUAL (RSMNL>„ Esta secuencia desactiva la Interface equi-
po'/ circuito integrado, para luego continuar a INRAM o FLLEQ,
según haya sido detectada o no una fal la del equipo por AUTST.
INRAM se -ejecuta a continuación de AUTST, al finalizar RSMNL o
a la conclusión de la rutina INDICACIÓN NO PROGRAMADO ÍNOPRG).
Al final izar IMRAM? las local i dades de memoria RAM destinadas a
almacenar los códigos de teclas presionadas y los códigos de
los caracteres que aparecen en el dlsplay, contendrán los vala-
res ¿ni cíales que son: los de la tecla CURSOR (-> en las loca-
/1 i dades reservadas al primer carácter, el código tecla CERO y
el código para display en blanco en las local i dades correspon-
dientes a los seis últimos caracteres- INRAM ademas, elimina de
estas local i dades el contenido producto de una eventual prueba
anterior .que haya terminado en la rutina NOPRG-
/ *A continuación de INRAM o luego de la finalización de las ruti-
nas INDICACIÓN ENTRADA NO VALIDA (ETNVL), SOBRECORRIENTE ''
(SECRR), CIRCUITO INTEGRADO EIEM (CHIPE), CIRCUITO INTEGRADO
MAL (CHIPM), se encuentra la rutina ELIMINACIÓN DEL REBOTE (EL-
REB), a la que tambieVi se ingresa desde ACTUALIZACIÓN DE RAM
í ACRAM)', El objeto de ELREB ss el ¿minar mediante software el e—
fecta de rebate producido al operar el teclado. ELREB trabaja
en conjunto can ACRAM y hace uso de las subrutinas ESCRITURA EN
EL DISPLAY CSESDS) y LECTURA DEL TECLADO (SLCTC). El tiempo
consumido por SESOS y SLCTC es mayor al de Estabilización del
rebate mecan ico de una tecla al ser presionada) hecho que es .a-
provechado para el iminar el correspondiente efecto. ELREB per-
rnite el ingreso de información desde el teclado 1 laman do a
52
SLCTC, y la presenta en el display mediante SESDS. De esta ma-
nera, -simultangamente al ingreso de datos desde el teclado se
tendrá su respectiva salida visual en el display, cuya informa-
ción es constantemente actualizada por ACRAM.
La subrutina SESOS es 1lamada par las siguientes rutinas prin-
cipales: ELREB, ETNVL, SBCRR, CHIPE, CHIPM, NOPRG, FLLEQ, acti-
va el display, y escribe en este las códigos de las segmentas
de los caracteres almacenados temporalmente en las local i dades
de RAM reservadas para este propósito.
La subrutina SLCTC carga el acumulador A con el código de tecla
presionada, ademas actual isa la bandera C corno indicativa de
validez de la lectura real i zada; uno para lectura val i da (sola-
mente una tecla. presionada), cero para lectura no val i da (nin-
guna o mas de una tecla presionadas).
Si se tiene una lectura válida en SLCTC y el efecto de.rebate
ha sido el i minado en ELREB, se pasara de esta rutina a la si-
guiente." ACRAM.- En ACRAM? las localidades reservadas, para el
almacenamiento temporal de códigos de teclas presionadas y có-
digos de segmentas de caracteres que aparecen en el display son
actualizadas en sus contenidas, de acuerda a la tecla que haya
si do presionada- .Después de real izada esta actualización se re-
gresa a ELREB para una nueva lectura. Se saldrá del lazo ELREB-
-ACRAM/si la tecla PRUEBA es presionada, en este .caso se conti-
nuará a VALIDACIÓN DE ENTRADA (VLENTK
A la terminación de ACRAM? los códigos de tecla que i denti fi can
53
al circuito integrado en prueba se encuentran almacenadas en
RAM. La rutina VLENT determina si dichos códigos forman uno de
los arreglas que denominan a los integrados digitales TTL =
(1) 5/7, 4, NI, N0
(2) 5/7, 4, N2, NI, N0 3 <N2>0)
(3) 5/7, 4,LET, NI, N0
(4) 5/7, 4,LET, N2, NI? NS; <N2>0>
(5) 5/7, 4, L, S, NI, N0
í 6) 5/7 4, L., S, N2, N1s N0 5 íN2>0),
donde LET representa el código de la tecl'a H, L o S y N2, NI,
N0 son los números BCD que identifican al circuito integrado.Si
ex iste uno de los arreglas anteriores, la entrada será tomada
corno val ida y los números BCD de identificación serán almacena™
dos en las local i dades RAM reservadas para el efecto, para lue-
go continuar a DETERMINACIÓN DEL BLOQUE DE DATOS DE.COMPROBA-
CIÓN CDBDTC). En caso de no presentarse alguno de los arreglos
validos el programa salta a ETNVL.
Con la información N2 NI N0 y haciendo uso de la TABLA DE VEC-
TORES DE LOCALIZACION DE BLOQUES DE DATOS DE COMPROBACIÓN,
DBDTC carga en el registro índice el conten i do de PLBDH /
PLBDL. De esta manera, al final izar DBDTC el registro índice
contiene la primera dirección del bloque de datos respectivo.
En caso de no haber sido implementado di cho bloque de datos el
programa s i g ue en NO PRGu
La rutina PROGRAMA DE COMPROBACIÓN ÍPRCMP) toma la información
del respectivo BLOQUE DE DATOS DE COMPROBACIÓN en forma indexa-
da. Para el caso de combinaciones 1 i tárales muí ti pies para una
54
m i Bina identificación n urnér i ca del c i r cu i t o integrado a probar se
que conducen a diferentes distribuciones de pines de estei la
identificación d i gita da por e1 usu,ari o es comparada con las co~
^respondientes a los bloques de datos de comprobacio"n implemen-
tados» Si no hay coincidencia de información en dicha compara-
ción el programa cbntinda en la rutina NGPRG? si se produce la
coinci dencia prosigue a la' activación de la configuración de la
ínterface (Vcc, Gnd) para el circuito integrada en prueba.
Terminado el tiempo de espera para la eliminación del rebote en
los relés da interface y estabilización de la corriente de ali-
mentación al circuito integrada, las 1íneas que llegan al cir-
cuito integrado son activadas como entradas o sal i das de acuer-
da a cada casa partí cular» A continuación, el circuito integra-
do es al imentado con datos de entrada y se obtiene de este su
respuesta.; la que es comparada con la correcta, que .es tomada
del bloque de datos? en caso que sean idénticas"se pasa a la
siguiente prueba. Si las pruebasj que cubren todas las pasibi-
lidacles de entrada al circuito integrado, han sida efectuadas y
han producido respuestas coincidentes can las del BLOQUE DE DA-
TOS, el programa continua en CH1PB. En caso de que en una de
las pruebas no se obtenga la respuesta esperada el procesa se
interrumpe para proseguir en CHIPM-
Previamente a la ejecución de las pruebas* luego de-que la ín-
ter face ha si do activada y la mascara de interrupción (I) pues-
ta en cero? en PRCNP es posi ble que se produzca una interrup™ •
cion rnascarable IRQ, la'cual se genera mediante hardware al de-
tectar la existencia de sobrecorríente da al imentación al cir-
cuí to integrado. Tal como se muestra en el apartado 2.4-3 INTE—
55
RRUPCION IRQ, la línea IRQ del microprocesador es forjada al
nivel cero lógico. La secuencia de servicio a esta interrupción
comienza en la localidad determinada por el vector respectivo,
conduciendo al proceso al inicio de SBCRR.
A continuación se mencionan las rutinas que producen indicación
visual=
ETNv'L alternativamente escribe en el display la identificación
de1 ci r cui to i n tagrado y en ci en de a1 LED roj o.
SECRR desactiva la ínterface con el circuito integrado en prue-
ba, transfiere los códigos de segmentos de identifi caeion de
dicho .circuíto a las local i dades reservadas para este proposi-
ta!? para luego en forma alternativa escribir la indicación
" —S* C. — " en el display y encender el LED rojo. Al finalizar,
los códigos de segmentos de identifi caeion son restituí dos a
las local i dades que los conten ían anteriormente.
CHIPE escri be la identifi caeion del circuito integrado que ha
si do probado y enciende el LED ver da-, simultáneamente.
CHIPM escr i be en el display la i dentifi caeion del circui to in-
tegrado probado y enciende el LED rojo, también en forma simul-
tanea-
NOPRG presenta alternativamente en el display la i dentifi caeion
del circuito integrado a probarse con el LED verde encendido y
el display desactivada con el LED roja encendí da.
56
FLLIEQ desactiva la ínter face equipo / circuito integrado, luego
alternativamente escribe en el display la indicación " -F.E.- "
y enciende el LED rojo, para después desactivar los'PIAs y con-
cluir en el laza de espera por interrupción correspondiente a
la instrucción WAI (3E)„
A la conclusión de ETNVL, SECRR, CHIPE,CHIPM, la ejecución del
programa retorna a ELREB, donde la identif i cae ion del circuito
integrado permanece en el display. Dicha identificación puede
mantenerse o ser correg i da parcial o totalmente en ELREE para
una nueva prueba» Antes de continuar a ELREE, las rutinas
SBCRR, CHIPE, CHIPM, desactivan la INTERFACE con el circuito . .
integrado. A la finalización de NOPRG se prosigue en INRAM para
permitir al usuario la oportunidad de un ingreso total de la i—
identificación de un circuito integrado, cuyo BLOQUE DE DATOS DE
COMPROBACIÓN si ha sido implementado.
INICIALIZACION
La condi cían de inicio en el desarralla del programa se consi-
gue mediante el accionamiento 'del conmutador de encendido, lo
que conduce a AUTSTi y de esta rutina a INRAM o FLLEQ de acuei—
do al resultado en la detección de fal las propias del equipo.
También se consigue reinicial i zar el programa mediante software
cuando la ejecución de este se interrumpe en forma ineóndi ció-
,/ ^nal mediante la .pulsación simultanea de las teclas RESET, para
cont inuar en RSMNL.
57
3-2.1.- AUTO TEST
Al energizarse el equipo, de acuerdo a lo descrito en el apar-
tado 2.4.1 INTERRUPCIÓN RESET, el programa comienza a ser eje-
cutado desde la localidad 0S21 (primera localidad de AUTST), •
vector contenido en las dos ultimas local i dades de la memoria
ROM: 3FFE / 3FFF.
La presente rutina CFig„ 3» 2 A/E/C) determina el estado opera-
ción al correcto o no de las siguientes funciones, sus corres-
pondientes componentes y circuitos asociados, en este orden:
1.- Activación del RELÉ # 1
2-- Activación del RELÉ # 2
3=- Activación del RELÉ #3 . •
4H- Activación del RELÉ # 4
5.- Subrutina DESACTIVACIÓN DE INTERFACE
6. - Transferencia de datas de PÍA 1 a PÍA 2 C pórticos B)
7.— Transferencia de datas de PÍA 2 a PÍA 1 (portí eos E)
S.~ Encendido de todos los segmentos de display, LED rojo y
LED verde.
Las siete primeras pruebas tienen relación can la ínterface que
tiene el equipo con el circuito en prueba, y antes de ejecutar-
se cada .una de el las se presentan encendi dos los segmentos "g"
de todos los displays. El numero de veces que se han encendi do
los segmentos i'ndi ca el numero de pruebas real izadas. Debida al
hecho de que las pruebas se ejecutan en el orden antes indi ca-
da, el usuaria puede determinar en cual de ellas se ha detecta-
58
(ENERGIZACION J
J LÍR) AUTST1
BUFFERS TRANSFE-RENCIA ENTRE PÍASA ALTA IMPEDANCIA
'' AUTST2
CSGCR — >— > ACSG1 / ACSS7
-> BRLE
INICIALIZ. DEL SP
Al/TSTB
SUBRUT.AUTS20 SUBRUT.AUTS20 SUBRI/T.AUTS2B SUBHUT.AUTS2Í
ACTIVACIÓN DERELÉ * 1
ACTIVACIÓN DERELÉ # 2
ACTIVACIÓN DERELÉ * 3
ACTIVACIÓN DEREL£ t 4
SUBRUT.AUTS22 SUBRUT.AUTS22 SUBRUT.AUTS22
ACTIV. RELÉ#1, LECTURA POR
PÍA 1 BIEN?
ACTIV. RELÉ12, LECTURA POR
PÍA 1 BIEN?
ACTIV. RELÉ13, LECTURA POR
PÍA 1 BIEN?
ACTIV. RELÉ*4, LECTURA PORPÍA 1 BIEN?
ACTIV. RELÉ12, LECTURA PORPÍA 2 BIEN?
ACTIV. RELÉi LECTURA PORPÍA 2 BIEN?
ACTIV. RELÉ#3, LECTURA POR
PÍA 2 BIEN?•4, LECTURA PORPÍA 2 BIEN?
FIG. 3.2<AK- DIAGRAMA DE FLUJO DE AUTST (A)
59
AUTS12
BUFFERS TRANSFE-RENCIA ENTRE PÍASEN ALTA IMPEDANC.
AUTSÍ5
SUBRUT.AUTS20
SDSIF
.SUBRUT.AUTS22
BUFFERS TRANSFE-RENCIA ENTRE PÍASEN ALTA IMPEDANC.
AUTS18i'
INICIALIZACIONDE ACS51->ACSS7
AUTS19
INICIA-LIZACION TER-
MINADA?
ENCENDIDO DE TO-DOS LOS SEGÍtNTOSPARA DISPLAY Y DELEDS ROJO Y VERDE(MEDIANTE NOPR6).
FIG. 3.2<B).~ DIAGRAMA DE FLUJO DE AUTST (E)
60
AUTS28.- SUBRUTINA PARA ESCRITURA (DE CARACTERES CURSOR) EN EL DISPLAY POR 3N KSGS.
AUTS22
AUTS22.- SUBRUTINA DE ELIMINACIÓN DE REBOTE Y PARA DISPLAY EN BLANCO POR 280 «SGS.
FIG. 3 . 2 C C ) . - DIAGRAMA DE FLUJO DE AUTST ( C )
61
do una falla.
La ultima prueba consiste en el encendido de todos las segmen-
tas de cada uno de los displays y de los LEDs tanto rojo como'
verde, lo que permite al operador asegurarse de la efectividad
de las indi caeiones visuales.
El encendida intermitente de tanto los segmentas de display co-
rno de los LEDs rojo y verde se consigue mediante el uso de la
rutina INDICACIÓN NOPRG,. Esta indicación muestra en el display
los contenidos de las lacal i dades ACSG1 —> ACSG7 (en este caso
el código para todos los segmentos activados) y enciende los •
LEDs rojo y verde; a su terminación NOPRG, conduce.a INRAM.
En caso de haberse determinada una falla de equipo en alguna de
las siete primeras pruebas no se continúa a la siguiente, se
salta a la INDICACIÓN FLLEQ después de cargar la bandera de fa-
lla de equipo EFLLE con el valor FF, bandera que es in-icializa-
da con el contenida 00 al principio de la presente rutina.
3.2.2.- RESET MANUAL
La pulsación coincidente en el tiempo de las teclas RESET pro-X
duce la interrupción no mascarable, de la manera descrita en el
apartada 2.4.2 INTERRUPCIÓN NMI. La secuencia de servicio de
esta interrupción es RSMNL (Fig. 3.3) que comienza con la ini-
cial ización del stack poínter en ULRAM (ultima local i dad de la
62
memoria RAM) para después desactivar la Interface equipo / cir-
cuito, integrado en prueba, mediante la respectiva subrutina.
A continuación determina si con anterioridad se ha detectado o
no una falla en el equipo; lo hace mediante el análisis del
contenido de la bandera BFLLE- Esta bandera es cargada con su
contenido durante la ejecución de AUTST, por esta razón es con-
veniente no presionar las teclas RESET mientras se realiza esta
ejecución. Si BFLLE no indica la existencia de falla el progra-
ma continua en INRA!" en caso contrario salta a la Indicación
FLLEQ.
RESET MANUAL
RSMNL1CNMI
INICIALIZACIONDEL STACK PNTR.
1'
SDSIF
1 1
(BFLLE) — > A
FIG. 3.3.- DIAGRAMA DE FLUJO DE RSMNL
63
3.2.3.- INICIAL1ZACION DE RAM
Durante la ejecución de INJRAM se inicializan las primeras loca-
lidades (00 --> 01) de RAM, para que en ACRAM, el registro ín-
dice tome su contenido de, o lo almacene en éstas. Las siguien-
tes localidades (02 —> 0A) son reservadas para almacenar los
códigos de teclas presionadas de los caracteres que identifican
al circuito integrado a probarse. Las localidades 0B —> 13 son
asignadas para contener los códigos de los caracteres que apa-
recen en el display.
Como se observa en la Figura 3.4 y en la Tabla 3.1, INRAM carga
Índexadamente las local i dades 03 —> 0A con el coten i do 00 (có-
digo de tecla CERO, CTCL0) y 0C —> 13 con 00 (código de seg-
rnento's para display en blanco) . A continuación inicial isa con
00 las locali dades en las que se almacenara temporalmente el
contenido del registro índice, Xs correspondiendo la etiqueta
RINH1 a la primera localidad de almacenamente del byte mas sig-
nificativo del registra índice. Finalmente, el código 0D (de
tecla CURSOR, CTCCR) y el código 40 (del carácter CURSOR para
el displ'ay, CSGCR) son cargadas respectivamente en ACTC1 y
ACSG1, local i dades reservadas para el almacenamiento de los có-
digos del primer carácter que aparece en el display.
Esta rutina hace uso de las etiquetas anteriormente citadas y
de la etiqueta ACTC7, localidad de almacenamieto del co'digo de
tecla del séptimo carácter. Al finalizar la rutina, las prime-
ras localidades de RAM quedan inicializadas de la forma indica-
64
INRAM1
INICIALIZA-CION DE ACM.A
INICIALIZ. DERGSTR. ÍNDICE
N/ PRIMERCARÁCTER?
FIG. 3.4.~ DIAGRAMA DE FLUJO DE INRAM
65
LOCALIDAD
00
01
02
03
04
05
06
07
08
09
0A
0B
0C
0D
0E
0F
10
11
12
13
CONTENIDO
00ÍXH)
00ÍXL)
0DÍCTCCR)
00(CTCL0)
40 ( CSGCR)
00 (CÓDIGO
DE SEG-
MENTOS
PARA DIS-
PLAY EN
BLANCO)
ETIQUETA
RINH1
RINL1
ACTC1
ACTC2
ACTC3
ACTC4
ACTC3
ACTC6
ACTC7
ACTC3
ACTC9
ACSG1
ACSG2
ACSG3
ACSG4
ACSG5
ACSG6
AC3G7
ACBGS
ACSG9
RGST. INDC.
CÓDIGOS DE
TECLA
CÓDIGOS
PARA EL
DISPLAY
TABLA 3.1.- RAM INICIALIZADA PARA ALMACENAMIENTO
DE LA INFORMACIÓN DE ENTRADA
da en la Tabla 3.1. De esta manera, la memoria queda cargada
con los códigos de inicio y lista para recibir información de
entrada.
66
3.3.- TOMA DE LA INFORMACIÓN DE ENTRADA
La toma de la información de entrada se efectúa mediante las "
rutinas ELREB y ACRAM, y las subrutinas SESDS y SLCTC.
ELREE llama a las subrutinas SESDS y SLCTC, permitiendo de esta
manera, tener indicación visual en el display de los datos in-
gresados, los que son constantemente actualizados en ACRAM.
La información que el equipo requiere del usuaria es la identi-
ficación del ci cuito integrado a probarse i esta información es
proporcionada mediante el uso. del teclado.
En ACRAM se actual izan los nuevos datos para luego retornar a
ELREB por mas información o para permitir su corrección, como
se apr-ecia en la Figura 3. 1 A.
3.3,1.- ELIMINACIÓN DEL REBOTE
ELREB empieza con la iniciali sacian del stack pointer, para que
este apunte a la última localidad de RAM (ULRAM), puesto que su
posición es alterada durante la energización del equipo o en
las secuencias de servi co a las interrupciones NMI e IRQ? per-
tenecientes a las rutinas RSMNL y SBCRR, respectivamente (Fig.
3.1). En la Figura 3.5 se puede ver que la rutina se compone de
dos secciones similares»
67
INIC.STACK PNT
INIC. ACM. B
(E) —> MCSP)
MCSP) —•> B
NO PRESIO-NADA?
TIEMPOEN QUE NINGUNA
TECLA ES PRESNDATERMINADO?
ELREE4
REINIC. ACM.B
ELREB5
( B ) —> M C S P )
SESDS
SLCTC
M(SP) —> B
TECLAPRESIONADA
7 "
( B ) - l —> B
TIEMPOELIMINCN. REBOTETECLA PRESIONADA
TERMINADO?
FIG. 3.5.- DIAGRAMA DE FLUJO DE ELREE
68
En la parte izquierda del gráfico se ingresa en el lazo 2
(ELREB2), en la que se ejecutan SEBOS y SLCTC, continuando en
el mientras una tecla permanece presionada- De este lazo se sa-
le únicamente cuando la tecla ha dejado de ser presionada, para
ingresar al lasa 3 (ELREB3). De ELREB3 se sale cuando este se
ha repeti do tantas veces cuantas determina el conten i do del a~
cumulador B, consumiendo el tiempo suficiente para la elimina-
ción de rebote para una tecla que dej'a de estar presionada.
También se sale de ELREB3 para ingresar nuevamente a ELREB2,
cuando una tecla ha sido presionada antes de cumplirse el tiem-
po de eliminación de rebate. La función conjunta de ELREB2 y
ELREB3 elimina la posibi1 i dad de producir una doble lectura de
una tecla presionada solamente una vez. Luego de terminado el
tiempo en que la tecla ha dejado de ser presionada en forma de-
finitiva, se continua en el lazo 4 (ELREE4).
/En la parte derecha del grafi ca, las lazas 4 y 5 (ELREB4 y
ELREB5) trabajando conjuntamente, el¿minan el efecto de rebote
/de una tecla que es presionada- Se continua indefin i damente en
ELREB4 hasta- que una tecla sea presionada, y cuando lo ha si do
se entra en ELREB5, se permanece en este lazo hasta que el
tiempo-de el iminación de rebate sea cumpli da o se regresa a
ELREB4 en caso de que no se detecte tecla presionada. Si se ha
efectuado la eliminación del rebote para una tecla que ha sido^
presionada se continua en ACRAM.
La identificación de una tecla presionada en forma correcta se
real iza periodicaments en SLCTC. Durante la ejecución de SESDS
y SLCTC, el contenido del acumulador B (utilizado por ELREB)
69
permanece almacenado en el stack, para evitar su alteración por
las antedi chas subratinas.
3.3.2-- ACTUALIZACIÓN DE RAM
ACRAM actual iza el contení da de las local i da des 02 —> (3 A
(ACTC1 —> ACTC9) can los códigos de las teclas presionadas,
obten i das como información de entrada en SLCTC. Actual iza ade-
más, las localidades 0E —> 13 CACSG1 —> ACSG9) con los res-
pectivos códigos de los caracteres que aparecen en el display.
En la Figura 3.6 se observa que el proceso se inicia determi-
nando si la información de entrada esta o no completa. Estara
completa si las localidades ACTC1 —> ACTC7 contienen los códi-
gos de las teclas presionadas anteriormente? y la localidad
ACTC3 contiene CTCCR. En caso de que la tecla LS haya sida in-
gresada para ocupar los lugares séptimo y octavo del display,
la información de entrada ocupara las local i dades ACTC1 —>
ACTCS con los códigos de tecla respectivos, y ACTC9 contendrá
CTCCR. De lo anterior se establece que si la información de en-
trada esta completa, en ACTCS se tiene un valor diferente de
cero. Si la entrada no esta completa, se presentan tres posibi-
S 'lidades de actualización de RAM, de acuerdo al código de tecla
ingresada -
(a) CÓDIGO DE TECLA SIMPLE (CTCL0 —>. CTCLS, caracteres 0 —>
9? H, L, S)- — Para este caso, los códigos de tecla presionada
70
CSGM -> B
ÍRINH1/RINL1) -> X
CTCL -> MíCTCCR)CTCCR -> MÍCSGCR+1)
CS6M -> MÍCS6CR)CSGCR -> M(CS6CR+1Í
(RINLD+1 -> RINL1
ACRAM2
CTCLL -> H(CTCCR)CTCLS -> MÍCTCCR+i)CTCCR -> MÍCTCCR-t-2)
CSSNL -> M(CSGCR)CSGMS -> MÍCSGCR+1)CSGCR -> MÍCSSCR+2)
(RINLD+2 -> RINL1
ACRAM5 ir
ACRAM3
CTCCR -> MÍCTCCR-líCTCL0 -> MíCTCCR)
CSGCR -> M(CSGCR-l)00 -> MíCSGCR)
ÍRINLlí-1 -> RINL1
ACRAfWCÓDIGO DE \
TECLA CURSOR?
FIG. 3.6.- DIAGRAMA DE FLUJO DE ACRAM
71
y del carácter que aparecerá en el display ocuparán respectiva-
mente las localidades en las que están los códigos del cursar
CCTCCR y CSGCR), y estas últimos avanzarán a las local ida.des
siguientes. Despu.es de SLCTC (al finalizar ELREB), el código 'de
la tecla presionada está contenido en el acumulador A, y el re-
gistro índice apunta a la localidad que contiene este código
dentro de la TABLA DE CÓDIGOS DE TECLA (Tabla 3.2). El cádigo
del carácter que aparecerá en el display es tomado Índexadámen-
te de la TABLA DE CÓDIGOS PARA EL DISPLAY (Tabla 3.2).
ib) CÓDIGO DE TECLA DOBLE CCTCLD, caracteres US).'- Si la infor-
mación que se ingresa es CTCLD, la actualizacion de RAM empieza
en las local i dades que contengan los códigos del cursor, car-
gándose estas y las correspondientes local i dades subsiguientes
con los códigos de L5 3, cursor. Los códigos de tecla CTCLL,
CTCLS, CTCCR, y los códigos de carácter que aparecen en el dis-
play CSGML, CSGMS, CSGCR, son obten i dos en forma extendí da de
la TABLA DE CÓDIGOS DE TECLA Y CÓDIGOS PARA EL DISPLAY.
(c) CÓDIGO DE TECLA CURSOR CCTCCR, carácter -).- La actualiza-
scion de RAM7 en este caso, consiste en cargar la localidad que
contiene el código de la tecla cursor con CTCL0 y. la que con—,
tiene CSGCR con el código de segmentos para display en blanca
(00); en tanta que los códigos pertenecientes al cursor ocupa—
s sran las respectivas posiciones anteriores. Esta -actualizacion
na se produce si el contenida de RAM es el de inicio; es decir,
igual al conten i do después de la finalización de INRAM. El có-
digo CSGCR se toma de la TABLA DE CÓDIGOS PARA EL DISPLAY, en
forma extendí da.
72
LOCALIDAD
£9800
0801
0802
0803
0804
0805
0800
0807
0808
0309
0S0A
080B
0S0C
080D
0S0E
0S0F
0810
0811
0312
0813
0814
0815'
0816
0817
0818
0819
081A
0S1B
0S1C
081D
. 081E
081F
0320
CONTENIDO
00
. 01
02
03
04
05
00
07
03
09
0A
0E
. 0C
0D
0E
0F
3F
00
5B
4F
¿>6
6D
7D
07
7F
.6F
F6
ES
ED
40
E9
F9
Fl
ETIQUETA
CTCL0
CTCL1
CTCL2
CTCL3
CTCL4
CTCL5
CTCL6
CTCL7
CTCLS
CTCL9
CTCLH
CTCLL
CTCLS
CTCCR
CTCLD
CTCLP
CSGM0
CSGM1
CSGM2
CSGM3
CSGM4
CSGM5
CSGM6
CSGM7
CSGMS
CSGM9
CSGMH
CSGML
CSGMS
CSGCR
CSGMC
CSGME
CSGMF
CÓDIGOS DE
TECLA
CÓDIGOS
"PARA EL
DISPLAY
TABLA 3.2.- CÓDIGOS DE TECLA Y CÓDIGOS
PARA EL DISPLAY
73
Al iniciarse los procesos de los tres casos anteriormente cita-
das, los códigos correspondientes a la información ingresada
son almacenados índexadamente en RAM. A su terminación, estos
procesos conducen a ELREB, puesto que es admisible información •
de entrada adicional.
Si el código de tecla ingresado no corresponde a alguno de las
tres casos anteriores se continua en ACRAM4, donde se determina
si dicho código corresponde o no al de la tecla PRUEBA (CTCLP).
Si la determinación es positiva se continúa.a la siguiente ru-
tina: VLENTi sí es negativa el proceso regresa a ELREB, para
permitir una nueva lectura.
/Cuando la información de entrada esta completa» se pregunta si
la nueva información corresponde o no a CTCCR. 'Si la respuesta
/es positiva el proceso conduce a la ejecución del caso (c), an-
teriormente citado- Si la respuesta es negativa, se continúa en
ACRAM4.
Al inicio o terminación de ACRAM, las localidades RINHl / RINL1
indican la dirección anterior en dos posiciones.a la que ocupa
CTCCR, y con su contenido es actual izado el registro índice pa-
ra el uso posterior de éste en VLENT.
3.4.- PROCESAMIENTO DE LA INFORMACIÓN
Las diferentes lecturas de teclas presionadas, real izadas por
SLCTC en ELREB, son almacenadas en las localidades ACTC1 —>
74
ACTC9, por medio de ACRAM. El contenido de ACTC1 —> ACTC7
constituye la entrada que sera procesada en VLENT y DEDTC. Las
localidades ACTC3 y ACTC9 contienen información no utilizable,
que es consecuencia del desplazamiento del CURSOR. Cuando se ha
ingresada en séptima lugar el código de una tecla simple, el '
octava sera ocupado por el código del carácter CURSOR. Si se ha
ingresado en séptimo lugar el código de una tecla doble, las
localidades ACTC7, ACTCS y ACTC9 contendrán los códigos CTCLL,
CTCLS y CTCCR, respectivamente.
La información de entrada es procesada para determinar su val i-
dez en VLENT y establecer la existencia del respectivo bloque
de datos de comprobación en DEDTC- De acuerda a cada caso par-
ticular, el proceso continúa a ETIWL, NOPRG a PRCMP (Fig. 3.1).
3.4.1.- VALIDACIÓN DE ENTRADA
En esta rutina, la información de entrada? contení da en ACTC1
—> ACTC7 (localidades 0002. —> 000S) y que identifica al cir-
cuito integrado a probarsej es analizada para determinar su va-
lidez (Fig. 3.7). Iniciándose el proceso con ACTC1 / ACTC2, cu-
yos contenidas son comparados can los códigos de las teclas 5 /
/4 y 7 / 4 que son los dos primeros caracteres de identifi caeion
de los circuitos integrados de la familia TTL. A continuación y
en forma índexada, se prueban los conten i dos desde la localidad
en que esta el ultima carácter significativo hasta ACTC3, to-
mando en cuenta que al inicio de VLENT el registro indi ce apun —
75
(ACTC5)~>IECD2(ACTCÓ)->IBCD1(ACTC7Í-MBCD0
ÍACTC4)->IBCD2(ACTC5)->IBCD1ÍACTC6)->IBCD0
B0-MBCD2(ACTC5)->IBCD1(ACTCÓ)->IBCD0
ÍACTC3)->IBCD2(ACTC4)->IBCD1ÍACTC5)->IBCD0
VLENT6
M-MBCD2(ACTC4)->IBCD1(ACTC5)->IBCM
C»->IBCD2EACTC3)->IBCD1(ACTCA)->IBCDe
FIG. 3.7.- DIAGRAMA DE FLUJO DE VLENT
76
ta a la dirección anterior a la del último carácter significa-
tivo.
La entrada es determinada como val ida si las pruebas establecen
que la identificación del circuito integrado concuerda con una
de los arreglos consideradas:
(1 ) 5/7 4 NI N0
(2) 5/7 4 N2 NI N0; <N2>0)
(3) 5/7 4 LET NI N0
(4) 5/7 4 LET N2 NI N0; CN2>0)
(5) 5/7 4 L S NI N0
(ó) 5/7 4 L S N2 NI N0; ÍN2>£3) ,
en los que? de acuerdo a lo descrito en el apartado 3.1 DIAGRA-
MA GENERAL DEL SOFTWARE, LET representa a uno de los códigos
CTCLH, CTCLL o CTCLS y N2 NI N0 representan los dígitos de i-
dentifi caeion expresados en ECD, que a continuación son almace-
nados en IBCD2, IBCD1, IECD0 respectivamente. En caso de no
existir N2 (el dígito mas significativo), el valor 00'sera' car-
_ /gado en IBCDk'. A la terminación de la presente rutina se prosi-
gue en DEDTC- El proceso de VLENT se interrumpe para continuar
en el ETNVLj en el punto en el que se detecte inconcordancia
entre la información de entrada y los arreglos permitidos.
DETERMINACIÓN DEL BLOQUE DE DATOS DE COMPROEACION
La identifi caeion numérica N2, NI? N0 del circuito integrado a
probarse, contenida en IBCD2i IBCD1, IBCD0, es transformada de
77
BCD a hexadecimalj Fig. 3-8. Para este proposito los equivalen-
tes hexadecimales de 100, 10 y 1 decimal se almacenan en las
local i da des de RAM reservadas para contenerlos: EH100, EH010,
EH001 •; que ocupan las direcciones consecutivas y posteriores a
IECD0. La transformación se realiza en un proceso indexado, su-
mando el respectivo equivalente hexadecimal, cuantas veces in-
dique el número N (BCD) contenido en el acumulador A.
El registro indi ce determina que la cantidad total N2 NI N0 ha
sido tras forma da a hexadecirnal cuando este apunta a la local i —
dad IBCDAj dirección inmediatamente anterior a las que que con-
tienen la i den ti fi caeion en BCD. El número hexadecimal obtenido
(HEX = HEXH / HEXL), queda almacenada en IHDCH / acumulador E,
siendo IHDGH la localidad que contiene el byte mas significati-
svo de la identifi caeion hexadecimal del circuito integrado.
sA continuación ? el numero HEX es duplicado y a el se suma la
cantidad 382SH. Este valor es almacenado en PLBDH / PLBDL, y
corresponde a las local i dades en las que esta almacenada la di —
í /reccion inicial del bloque de datos de comprobación respectivo,
TABLA DE VECTORES DE BLOQUES DE DATOS DE COMPROBACIÓN (Tabla 3.
3) .
El numero HEX es duplicado debido a que son necesarias dos lo-
cal i dades consecutivas para almacenar la dirección inicial del
BLOQUE DE DATOS. Además, a este número se suma el valor 3S28H,
puesto que la TABLA DE VECTORES DE BLOQUES DE DATOS DE COMPRO-
BACIÓN esta localizada en las 2000 localidades inmediatamente
anteriores a las asignadas a los vectores de interrupción del
78
DBDTC1
INICIALIZ.INICIALIZ.
ACM.BIHDCH
INIC. RGSTR. INDC.
64H --> EH1000AH —> EH01001H —> EH001
(IHDCH)+1—>IHDCH
MÍX+00) —> A
BANDERA C=0 ?
N ÍBCD)TRANSFORMADO A
HEX ?(B)+M(X+03)-->B
A)-l --> A(X -1 —> X
N2 NI N0(BCD) TRANSFRM
2(HEX)+3828H—-> PLBDH/PLBDL
(PLEDH/PLBDD—>X
MíX+00) —> X
EXISTEBLOQUE DE DATOS
COMPROB.?
FIS. 3.8.- DIAGRAMA DE FLUJO DE DBDTC
79
IDENTIFICACIÓN
NUMÉRICA DEL
CIRCUITO INTGR.
CN2 NI NO)
000
001
002
003
•
996
997
998
999
LOCALIDAD
(CONTENIDO DE
PLEDH / PLBDL)
3S2S / 3829
382A / 3S2E
3B2C / 382D
3S2E / 3S2F
•
3FF0 / 3FF1
3FF2 / 3FF3
3FF4 / 3FF5
3FFÓ / 3FF7
CONTENIDO (PRI-
MERA DIRECCIÓN
DEL BLOQUE DE
DATOS CMPRBC. )
10 / 00
10 / 17
10 / 45
10 / 5C
<*>
FF / FF
FF / FF
FF / FF
FF / FF
TABLA 3.3.- VECTORES DE BLOQUES DE DATOS DE COMPROBACIÓN
(*) Nota.— Esta Tabla en forma detal lada se encuentra en el A—
pendí ce II VECTORES DE BLOQUES DE DATOS DE COMPROBA-
CIÓN.
80
microprocesadar: 3FF8 —> 3HFF (equivalentes a FFFS —> FFFF
debí do al empiezo de decodif i cae ion parcial) .
Seguidamente, el registra índice se carga con el contení do de
PLEDH / PLBDLj y a continuación es cargado nuevamente, esta VE
en forma indexada; de esta manera, el contenido final del re-
gistro es la primera dirección del BLOQUE DE DATOS correspon-
diente- El programa prosigue en PRCMP.
En el caso de que el contenido final del registro índice sea
FFFF, significa que no existe el BLOQUE DE DATOS DE COMPROBA-
CIÓN requerí do, y de inmediato el programa continua su ejecu-
ción en NOPRG.
3.5.- PROGRAMA DE COMPROBACIÓN
Una vez que se ha determinado la existencia del ELOQUE DE DATOS
DE COMPROBACIÓN del circuito integrada en prueba, y el registra
indi ce ha sida cargado con la primera dirección del bloque res-
pectivo en DBDTC, se inicia PRCMP ÍFig. 3.9 A/B-) tomando el
primer dato de dicho bloque (•#) .
El dato obtenido corresponde al numero de identificaciones. Se
(•*) Nota- — La distr i bucion de los datos de comprobación en su
respectivo bloque consta en el apartado 3.9.2 BLO-
QUES DE DATOS DE COMPROBACIÓN.
81
PRCflPlJT
REINICIALIZA-CION #1 DELRGSTR. ÍNDICE
NUMERO DE DIFE-RENTES IDENTI-FICACIONES -> A
IDENTI-FICACIÓN ÚNICA
7
REINICIALIZA-CION #3 DELRGSTR. ÍNDICE
IDENTI-FICACIÓN COINCI-
DENTE ?
IDENTIFICACION ULTIMA
7
REINICIALIZA-CION #2 DELRGSTR. ÍNDICE
ACTIVACIÓN DELA INTERFACE
(B)-l --> E
TPO. DEESPERA (2MSSS.TERMINADO?
ELIMINACIÓNREBOTE (50 HS6S.)TERMINADA?
FIG. 3.9(A) DIAGRAMA DE FLUJO DE PRCMP (A)
PRCMP9
DESACTIVACIÓNDE DETECCIÓN DESOBRECORRIENTE
DESACTIVACIÓNRGSTRS.PERIFÉ-RICOS, PRTCS.B
ACTIVACIÓN DEDETECCIÓN DESOBRECORRIENTE
DETERMINACIÓNDE ENTRADAS/SA-
LIDAS
ACTIVACIÓN DERGSTRS.PERIFÉ-RICOS, PRTCS.B
DETERMINACIÓNDEL NUMERO DE
PRUEBAS
RESPUESTACORRECTA A LA
PRUEBA?
TODAS LASPRUEBAS TERMI-
NADAS?
DESACTIVACIÓNDE DETECCIÓN DESOBRECORRIENTE
DESACTIVACIÓNRGSTRS.PERIFERICOS,PRTCS.B
FIG. 3.9CB) DIAGRAMA DE FLUJO DE PRCMP (E)
83
ha considerado que un circuito integrada tiene i dent i f ideaciones
múltiples cuando para una misma componente numérica (N2 NI N0)
de su identificación ex isten diversas combinaciones de las com-
ponentes literales (H,L,S) que corresponden a distribuciones de
pines diferentes.
La identificación que ha sido ingresada mediante el teclado y
está contenida en ACTC3 —> ACTC7 se compara con las contenidas
en el bloque de datos; si se produce coinci dencia con una de
estas se continúa en la presente rutina en PRCMP5, en caso con-
trario se salta a NOPRG.
En PRCMP5 se toma el siguiente dato, que corresponde al código
de la respectiva configuración Vcc / Gnd T de la siguiente ma-
nera:
1
CÓDIGO CONFIGURACIÓN
0A A: 14 pines CVcc:14/Gnds7)
0E B: 16 pines (Vcc:16/Gnd:8)
0C C= 14 pines ( Vcc : 5/Gnd : 10 ) 5 16 pines ( Vcc:5/Gnd : 12 )
0D D: 14 pines (Vcc:4/Snd:11) .
A continuación se activa la Interface equipo / circuito inte-
grado y ejecuta un laso de espera par 0.5 seg, tiempo sufi cíen-
te para permi tir la eliminación del rebate en los relés de in —
terface.
Con la configuración Vcc / Gnd establecida, se procede a quitar
la máscara de interrupción (I ) i lo que permitirá la detección
de sobrecorríente de alimentación al circuito en prueba mien-
tras se ejecuten las diferentes pruebas. Esto se realiza de a-
cuerdo a lo descrito-en el apartado 2.4.3 INTERRUPCIÓN IRQ y 5Li
correspondiente secuencia de servicia SECRR.
/Al inicio de la ejecución de las pruebas propiamente dichas, el
siguiente dato tomado del bloque establece cuáles pínes son en-
tradas y cuáles son sal i das del circuito en prueba; información
de acuerdo a la que se configuran las 1íneas de los porti eos B
de los PIAs, cuyos registros periféri eos son activadas a conti-
nuación .
Seguídamente se tama el dato correspondiente al número de prue-
bas a realizarse y se proceda a ejecutarlas. Para cada prueba
existen cuatro datos consecutivos en el bloque, los dos prime-
ros san de estímulo y las siguientes san la respuesta -esperada.
Con los datos de estímulo, obten i dos del bloque, los PIAs al i —
mentan al circuito en prueba can valares lógicas que producen
una condición de entrada en este. La reacción del circuito me-
diante su sal ida es leída por los PIAs y comparada con los da-
tos de respuesta esperada.
En los respectivos bloques de datos han sido implementadas las
suficientes pruebas para cubrir todas las condiciones determi-
nantes del correcto funcionamiento de los circuitos integrados
a ser probados.
Si en todas las pruebas la respuesta es igual a la esperada el
programa prosigue en CHIPE, continúa a CHIPM si hay una prueba
en la que no lo es.
35
Previo a la terminación de la presente rutina, antes de conti-
nuar en CHIPE o en CHIPM, se produce la desactivación de la de-
tección de sobre corriente y la desactivación de los registros
periféricas de las pórticos B de los PIAs.
3.6,- FINALIZACIÓN DE LA PRUEBA
La prueba final isa con la indicacían al usuario, por medio del
display y del LED bicolor^ del estado en que se encuentra el
circuito probado (CHIPB, CHIPM, 3ECRR), o de la imposibilidad
de procesamiento de la información de entrada CNOPRG, ETNVL),
de acuerda al resultado obtenido en el proceso general (Fig.
3. 1 ) .
A la terminación de las indicaciones ETNVL, BBCRR, CHIPB y
CHIPH se continua en ELREE, presentando al usuario la posibi 1i-
dad de hacer una nueva prueba del circuito cuya identificación
ha sido dig itada o la de variar parcial o totalmente di cha i —
dentificacion. Después de NOPRG, sigue la ejecución de INRAM,
que conduce a ELREB, permitiendo la entrada de información nue-
va y procesable.
También existe una indicación, a través del display y del LED
bicolor i de la no operabi1 i dad de equipo (FLLEQ), rutina a la
que se llega desde AUTST o desde RSMNL. Al finalizar FLLEQ, el
programa entra en el lazo de espera por una interrupción que
corresponde a la instrucción WAI.
86
Como medida de protección al equipo y al circuito integrado ob-
jeto de la prueba, antes de que las rutinas de indicación
SECRR, CHIPE, CHIPM y FLLEQ se ejecuten, la Interface equipo /
circuito es desactivada. Los tiempos de activación del display
y/o del LED bicolor han sida determinados exper imentaimente pa-
ra una indicación de alternabi1 i dad y de duración adecuadas.
3.6.I.- INDICACIÓN ENTRADA NO VALIDA
Esta indicación se la presenta de la siguiente manera: por cin-
co ocaeiones, aparecen en el display los caracteres ingresados
como identificación del circuito integrada a probarse. Durante
los intervalos en que el display esta apagado, el LED bicolor
se enciende rojo.
En la rutina ETNVL (Fig. 3.10), los códigos de los caracteres
que aparecen en el display (almacenadas en ACSG1 —> ACSG7) son
activados mediante SESDS. Esta activación dura aproximadamente
0.3 seg, y a continuación el LED se enciende rojo por aproxima-
damente 0.3 seg. Terminado este proceso se continua en ELREB.
3.ó.2.- INDICACIÓN SOERECORRIENTE
Esta rutina presenta en el display los caracteres "—S.C.—" (so-
bre cor ríen te ) y enciende el LED rojo, alternativamente, por
87
ETNVL1
INICIALIZCN. ACM. A
ETNVL2
(A) —> M(SP)
INIC. RGSTR. INDC.
ETNVL3
( X ) — > R I N H 2 / R I N L 2
SESOS
( R I N H 2 / R I N L 2 ) — > X
NUMERO DEESCRITURAS EN DISPLAY
TERMINADO?
LED ENCENDIDO ROJO
ETNVL4
( X ) + l —> X
TIEMPO DEENCENDIDO DE LED
TERMINADO?
M(SP) — > A
i 1
(A)- l — > A
REPETICIO-DE SECUENCIA TER-
MINADAS?
FIG. 3.10.~ D I A G R A M A DE FLUJO DE ETNVL
cinco ocaciones. Cada vez, tanto el display como el LED son ac-
tivados aproximadamente 0.3 seg.
El proceso se inicia poniendo la mascara de interrupción I y
desactivando la Interface equipo / circuito y los pórticos B de
los PIAs (Fig. 3.11 A/E).
Luego se realiza la REINICIALIZACION # 1 de RAM, la que tiene
por objeto almacenar temporalmente el contenido de ACSG1 —>
ACSG7 en ACSS1 —> ACSS7, y en su lugar poner los códigos de
los caracteres "-S.C.-" que aparecerán en el display.
Una vez terminada la indicación, y mediante la REINICIALIZACION
# 2 de RAM, el contenido original de ACSG1 —> ACSG7 es reinte-
grado a estas localidades, lo que permite que la identificación
del circuito probado sea puesta en el display, en la rutina
ELREB.
3.6.3.- INDICACIÓN CIRCUITO INTEGRADO BIEN
Después de desactivar la Interface equipo / circuito, la rutina
de indicacian de circuito integrado bien, CHIPB (Fig. 3.12), •
presenta en el display los caracteres de identificación del
circuito integrada probado, información contenida en ACSG1 —>
ACSG7; simultáneamente .enciende el LED verde.
El proceso de indicación dura aproximadamente 5 seg, y a su fi—
nalizacion, el programa salta a ELREB. . • .
89
/ DETECCIÓN DE SOERECORRIENTE\)
SECRR1 (IRQ)
DESACTIVACIÓNDE DETECCIÓN DESOERECORRIENTE
SDSIF
DESACTIVACIÓN DEREGISTROS PERIFÉ-RICOS, PÓRTICOS B
SBCRR;
REINICIALIZACION#1 DE RAM
REINICIA-LIZACION DE RAM
TERMINADA?
CÓDIGOS PARA DISPL.DE '- S C -' EN LASLOCS. ACSG1— >ACSG7
INICIALIZCN. ACM. A
SECRR3
(A) —> M(SP)
INICIAL.RGSTR.INDC.
SBCRR4
(X)—>RINH2/RINL2
SESDS
ÍRINH2/RINL2)—>X
FIG. 3 .11(A) . - DIAGRAMA DE FLUJO DE SBCRR (A)
90
*
Í X ) - 1 --> X
NUMERO DEESCRITURAS EN DISPLAY
TERMINADO?
LED ENCENDIDO ROJO
SBCRR5
( X ) + l —> X
MÍSP) --> A
> A
TIEMPO DEENCENDIDO DE LED
TERMINADO?
REPETICIO-NES DE SECUENCIA
TERMINADAS?
R E I N I C . RGSTR. I N D C ,
SECRR6
REINICIALIZACION#2 DE RAM
REINICIALIZACION DE RAMTERMINADA?
FIG. 3 . i i ( E ) . - D I A G R A M A ' D E FLUJO DE SECRR (E)
91
CHIPBl
SDSIF
INICIAL. REG. INDC.
CHIPB;
(X)—>RINH2/RINL2
SESDS
LED ENCENDIDO VERDE
R E I N I C I . REG. INCD.
CHIPB3
TIEMPO DE
ENCENDIDO DE LED VERDE
TERMINADO?
(RINH2/RINL2)—>X
( X ) - l —> X
REPETICIO-DE SECUENCIA TER-
MINADAS?
FIG. 3.12.- DIAGRAMA' DE FLUJO DE CHIPE
3,6.4.- INDICACIÓN CIRCUITO INTEGRADO MAL
Después de desactivar la Interface equipo / circuito, la rutina
de indicación de circuito integrado mal, CHIPM*(Fig. 3.13),
presenta en el display los caracteres de identificación del
circuito integrada probado? información contenida en ACSG1 ——>
ACSG7; simultáneamente enciende el LED rojo.
El proceso de indicación dura aproximadamente 5 seg, y a su f i —
nalizacion, el programa salta a ELRES.
í.5.- INDICACIÓN NO PROGRAMADO
La indicación de no programado (Fig. 3.14) presenta en el dis—
play a la i denti ficacion del circuito integrado a probarse con
el LED verde encendi do, seguidamente presenta al display en
blanco y al LED rojo encendi do„ El proceso anterior lo repite
por cinco ocaeiones, produciendo el efecto de intermi tencia,'
cada 0.3 seg. Después de la finalización de NOPRG el programa
salta a INRAM, para permitir la digitación de la i dentifi caeion
de otro circuito integrado.
3.6.6.- INDICACIÓN FALLA DE EQUIPO
Después de desactivar la ínterface equipo / circuito, la pre—
CHIPM1
SDSIF
INICIAL. RES. INDC.
CHIPM^
CX)-->RINH2/RINL2
SESOS
LED ENCENDIDO ROJO
REINICI. REG. INCD.
CHIPM3
TIEMPO DE
ENCENDIDO DE LED ROJO
TERMINADO?
CRINH2/RINL2)—>X
Í X ) - 1
REPETICIO-
NES DE SECUENCIA TER-
MINADAS?
FIG. 3.13, DIAGRAMA DE FLUJO DE CHIPM
DBDTC
NOPRG1
INICIALIZCN. ACN. A|
NOPRG2
ÍA) —> MÍSP)
INIC. RGSTR. INDC. \3
(X)—>RINH2/RINL2
SESDS
LED ENCENDIDO VERDE
R E I N I C . RGSTR.INDC.
u - TIEMPO DE"ENCENDIDO DE LED VERDE
(RINH2/RINL2)— >X
NUflR. ESCRT"DISPUY Y LED VERDEA
JERMINADO?^
LED ENCENDIDO ROJO
TIEMPO DECENDIDO DE LED ROJO
TERMINADO?
MÍSP) —> A
(A>-1 —> A
REPETICIO-NES DE SEO£NCIA TER-
MINADAS?
FIG. 3.14.- DIAGRAMA DE FLUJO DE NOPRG
95
senté rutina ÍFig. 3.15) muestra en el display los caracteres
"-F.E.-" (Falla de Equipo) y enciende el LED rojo, alternativa-
mente por cinco veces. Cada ves, tanto el display como el LED
son activados aproximadamente por 0.3 seg.
A continuación de .la indicación visual, FLLEQ pone en alta im--
pedancia a los buffers de transferencia entre PIAs, y a los
poVticos A y E de los PIAs los pane corno entradas; finalmente
el programa conduce al lazo de espera por una interrupción 7 del
que se sale uní camente mediante las interrupciones "NMI" í de
RESET MANUAL) o "RESET" (a la energizacion del equipo).
I.7.- BUERUTINAS
Las subrutinas usadas en el programa son: ESCRITURA EN EL DIS-
PLAY (SESDS), LECTURA DEL TECLADO CSLCTC) y DESACTIVACIÓN DE
INTERFACE (SDSIF). '•
SESDS activa los segmentos de los siete displays que conforman
el display total? con los códigos contenidos desde ACSG1 hasta
ACSG7, respectivamente.
SLCTC carga el acumulador A con el código de la tecla que haya
sido presionada y determina la validez de la lectura: la bande-
ra C del registro de códigos de condición contendrá el valor Li-
no para lectura valida Cuna sola tecla presionada), o cero para
lectura no val i da (ninguna o mas de una tecla presionada).
SDSIF desactiva los • relés de Ínterface abriendo» de esta mane-
ra, las eventuales conexiones a Vcc y Gnd de las líneas del zó-
calo de pruebas.
96
AÜT5T RSMNL
FLLEQl
SDSIF
CÓDIGOS PARA DISPL.DE '- F E -T EN LASLOCS. ACSG1—>ACSG7
INICIALIZCN. ACM. A
FLLEQ2
ÍA) —> MÍSP)
INIC. RGSTR. INDC.
FLLEQ3
(X)-->RINH2/RINL2
SESOS
(RINH2/RINL2)—>X
ÍX)-1 —> X
NWtRO DEESCRITURAS EN DISPLAY
TERMINADO?^
LED ENCENDIDO ROJO
FLLEQ4
< X ) + 1 —> X
TIEMPO DEENCENDIDO DE LfD
TERMINADO?
MÍSP) -->
' '
A
(A)-l --> A
REPETICIO-DE SECUENCIAMINADAS?
DESACTIVACIÓN PÍAS
FIG. 3.15.- DIAGRAMA DE FLUJO. DE FLLEQ
97
3.7.1.- SUERUTINA ESCRITURA EN EL DISPLAY
Luego de iniciali zarse los PIAs, para que los datos contenidas
en sus registras periféricos de los pórticos A activen a los
segmentos de los diferentes displays, se continua a inicializar
el registro índice y los acumuladores E y A, como se observa en
la Figura 3.16-
El registro índice es inicializado con ACSGA (=000A)i dirección
de la local i dad anterior a la de almacenamiento del código de
segmentas del primer carácter ACSGJl (=000E), puesta que los có-
digos de segmentos serán tomadas Índexadamente de ACSG1 —>
ACSG7.
El acumulador E es inicializado con 11H, este valor incrementa-
do cada vez permite activar los displays uno a uno, de i zquiei—
da a derecha. Mediante el conten i do de este acumulador se de-
termina si se ha real izado el barri do completa del display para
retornar de la subrutina al programa principal.•
El acumulador A es cargada can el valor inicial 00 (código para
display en blanco), valor que permite que antes del momento de
activarse el primer display no se encienda ningún segmento.
Durante el proceso, el acumulador A tomara en forma indexada
los códigos almacenadas en ACSG1 —> ACSG7, correspondientes a
los siete caracteres que aparecen en el display.
Ademas se usa el acumulador A para determinar el tiempo de en —
cendi do de cada display, antes de pasar al siguiente; este
98
INICIALIZACION PÍAS
INICIALZ. REG. IND.
INICIALIZCN. ACM. B
INICIALIZCN. ACM. A
ÍA) —> P1APR
(B +1 --> B
B) —> P2APR
BARRIDOTERMINADO
7
X +1 —> X
MCX+00 ) —> A
A —> P1APR
(Aí+ l —> A
TIEMPO DEENCENDIDO DE DISPLAY
TERMINADO?
FIG. 3.16.- DIAGRAMA DE FLUJO DE SESDS
99
tiempo corresponde aproximadamente a 1.5 mseg. Al finalizar el
tiempo de encendido de cada clisplay, el acumulador A contendrá
el valor 00, lo que permite que durante el cambio de un display
al siguiente, ningún segmenta sea encendido.
3.7.2.- SUBRUTINA LECTURA DEL TECLADO
Coma se observa en la Figura 2.4, el teclado (a excepción de la
tecla RESET) ha sido distri bui do en dos columnas, hábil itadas
para su lectura por Ql y.Q2. La presente subrutina (Fig. 3.17),
comienza inicializanda los PIAs para la lectura de la columna 1
(teclas £3 —> 7) , y transfiriendo el valor obtenida y cample—
mentada al acumulador A. Seguidamente se realiza la lectura de
la columna 2 (teclas: S, 9, H, L, S, CURSOR, LS, PRUEBA), se la
transfiere al acumulador B y se la complementa. Los contenidas
de los acumuladores indican el estado de cada tecla de acuerda
a su posición dentro de cada columna. Una tecla presionada o no
equivale a uno logico o a cero lógico respectivamente, y la pa~
sician de la tecla es indicada por el lugar que ocupa el bit en
los canten idos de los acumuladores-
A continuación se inicial iza el registro índice para que apunte
a la local i dad CTCLA (07FF) -, que es la inmediatamente anterior
a las que contienen los códigos de tecla de la columna 1: CTCL1
—> CTCL7 (Tabla 3.2).
Comparando los acumuladores se establece la igualdad o diferen—
100
INICIALI2CN. PÍAS
(COLUMNA 1) —> A
REINICLZN. PIA2/A
(COLUMNA 2) —> E
INICZN. REG. IND.
REINIC. REG. IND
H SLCTC4
MC00+X) —> A
FIG. 3.17.- DIAGRAMA DE FLUJO DE SLCTC
101
cia de las lecturas de las dos columnas, que se consideran rea-
1 izadas coinci dentemente en el tiempo.
Si las dos columnas presentan igual valor, la lectura no es co-
rrecta; en este caso, mas de una a ninguna tecla ha sido pre-
sionada, y se continua en SLCTC4 puesto que se trata de una
lectura no valida.
Si los dos acumuladores contienen valores diferentes, el mayor
valor sera almacenado en A y el menor en E; en caso de que la
transferencia de acumuladores tenga lugar, el registro indi ce
se reinicial iza para apuntar a CTCL7 ((3807) , local i dad inmedia-
tamente anter ior a las que contienen los códigos de tecla co-
rrespondientes a la columna 2 C CTCLS —> CTCLP).
Con el valor mayor en el acumulador A y si han sido presionadas
teclas de una sola columna, el acumulador E debe contener el
valor cera, de na contenerlo se continua en SLCTC4» donde se
pone en cero a la bandera C del registro de códigos de condi-
/ /cion, indi cando lectura no valida.
En caso de que el acumulador B contenga cero, la información de
la o las teclas presionadas estara almacenada en el acumulador
A, y mediate el uso de la instrucción LSRA (desplazamiento ló-
gico en el acumulador A hacia la derecha), el conten ido de A se
desplazara en una posición hacia el bit menas significativo, y
de este hacia la bandera C, introduciendo un cero en el bit mas
significativo de A. Por cada desplazamiento se incrementa un i —
tariamente el registro indi ce, y los desplazamientos continúan
hasta que C contenga el dígito uno, o el acumulador -A contenga
cero.
102
Para una lectura correcta, A debe contener cero (no mas de una
tecla presionada en una columna), de serlo así, se continua en
SLCTC5, en caso contrario se ejecuta SLCTC4- Finalmente, -el a-
cumulador A es cargado índexadamente, con el código de tecla
respectivo (Tabla 3.2).
3.7.3.- SUERUTINA DESACTIVACIÓN DE INTERFACE
Esta subrutina, como se puede observar en la Figura 3.18, se i-
nicia con la conf iguracion del pórtico A del PÍA # 2. como sal i-
das.
Inmediatamente produce un pulso de comando al circuito integra-
da que controla los relés de ínterface para desactivarlos.
SDSIF1
CONFIGURACIÓN DEPÍA 2, PÓRTICO ACOMO SALIDAS.
SELECCIÓN DE RGSTR.PERIFÉRICO DE PÍA 2PÓRTICO A.
PULSO DE COMANDOPARA DESACTIVACIÓNDE INTERFACE.
FIG. 3.18.- DIAGRAMA DE FLUJO DE SDSIF
103
3.S.- LISTADOS DE PROGRAMAS
0S3A
083D
08400842084503470S4A0S4C0S4F
08520855
-AUTST: AUTO TEST.-LQCALIZACIONs 0B21-09E4-FUNCIÓN: DETERMINA EL ESTADO OPERACIONAL DE LOS RELÉS DEINTERFACE, VERIFICA LA TRANSFERENCIA CORRECTA DE DATOSPOR LOS PÓRTICOS E DE LOS PÍAS; PRESENTA ACTIVADOS A TO-DOS LOS SEGMENTOS DEL DISPLAY Y A LOS LEDS ROJO Y VERDEPARA SU COMPROBACIÓN VISUAL. CONTINUA EN INRAM O ENFLLEQ, SEGÚN CORRESPONDA.-DATOS DE ENTRADA: NINGUNO.-DATOS DE SALIDA:LOC: EFLLE CONT= 00 PARA NO FALLA DE EQUIPO
EFLLE FFH PARA FALLA DE EQUIPO-REGISTROS ALTERADOS: ACM. A, ACM. B, INDC., STACK PNTR.-SUBRUTINAS LLAMADAS: SESOS, SDSIF, AUTS20, AUTS22; LASDOS ULTIMAS FORMAN PARTE DE AUTO TEST.
082103230826
0829082C0S2F0331083208340835
0837
86B7B7
CEB6A709265FD7
SE
3C3007300E
0007081D0A
-FB
26
007F
BD
BD
86E736B786B7ED
B631
0E37
09D3
0A30084A300S0A300S09DE
3006BF
AUTST1
AUTST2
LDAASTAASTAA#
LDXLDAASTAADEXENECLRBSTAB•*•LDS*•*•JSR#JSR
•*•
•x-LDAASTAALDAASTAALDAASTAAJSR*#•LDAACMPA
#$3CP1BCRP2BCR
•ftACTCÓCSGCR$0A, X
AUTST2
BFLLE
ttULRAM
SDSIF1
AUTS20
*0AP2APRtt*4AP2APR4*$0AP2APRAUTS22
P1BPR#$BF
LAS LINEAS DE CONTROL/IN-TERFACE' CB2 DE LAS PÍAS iY 2 SON ACTIVADAS PARAPONER EN ALTA IMPEDANCIAA LOS BUFFERS DE TRANSFE-RENCIA ENTRE PÍAS.LAS LOCALIDADES ACSG1 ->ACSG7 SON INICIALIZADASPARA CONTENER CSGCR (CÓ-DIGO DEL CARÁCTER CURSORPARA EL DISPLAY).SE INICIALIZA LA BANDERADE FALLA DE EQUIPO CONINDICACIÓN NO FALLA.SE INICIALIZA EL STACKPNTR. EN LA ULTIMA LOCA-LIDAD DE'RAM.DESACTIVACIÓN DE INTERFA-CE EQUIPO/CIRCUITO.ESCRITURA DE CARACTERESCURSOR EN EL DISPLAY (0-3SEG); INICIALIZACION DEPÍA 2/A COMO SALIDAS (ENSESDS).ACTIVACIÓN DE RELÉ #1.
DISPLAY EN BLANCO Y ELI-MINACIÓN DE REBOTE (0.2SEG) .COMPROBACIÓN DE RELÉ #1:MAL: INDICACIÓN FALLA EN
104
08570859085B0S5D08600863086503670S69086B0S6E
03710873087608780S7B0S7D0880
0883088608880SSA0S8C088E0891089403960S9S0S9A089 C089F
08A20SA408A708A908AC0SAE0SB1
0SB40SB70SB903BB0SBD08BF08 C20SC50SC70BC908CB
2786977EF6Cl•~>~7
36977EBD
86B786B786B7BD
B6SI2786977EF6Cl2786977EBD
86B786B786B7BD
B6812786977EF6Cl"~'*°7
8697
07FF260D6B300AFF07FF260D6B09D3
0E30084B30080B300809DE
30067F07FF260D6B300AFF07FF260D6B09D3
0C30084C30080C300S09DE
3006FF07FF260D6B300AF707FF26
AUTST:
AUTST4
AUTST5
AUTST6
AUTST7
BEQLDAASTAAJMPLDABCMPBBEQLDAASTAAJMPJSR#•#•LDAASTAALDAASTAALDAASTAAJSR*
LDAACMPABEQLDAASTAAJMPLDABCMPBBEQLDAASTAAJMPJSR*#LDAASTAALDAASTAALDAASTAAJSR**LDAACMPABEQLDAASTAAJMPLDABCMPBBEQLDAASTAA
AUTST3#$FFBFLLEFLLEQ 1P2BPR#$FFAUTST4#$FFBFLLEFLLEQ1AUTS20
#$0BP2APR#*4BP2APR#$0B 'P2APRAUTS22
P1BPR#$7FAUT3T5#$FFBFLLEFLLEQ 1P2BPR#$FFAUTST64t$FFBFLLEFLLEQ 1AUTS20
4 $0CP2APR#$4CP2APR4*$0CP2APRAUTS22
P1BPR#$FFAUTST7^$FFBFLLEFLLEQ 1P2BPR#$F7AUTST84 $FFBFLLE
BANDERA BFLLE Y SALTO ARUTINA INDICACIÓN FLLEQ.BIEN- CONTINUA A LA SI-GUIENTE PRUEBA.
ESCRITURA DE CARACTERESCURSOR EN EL DISPLAY (0.SEG) .ACTIVACIÓN DE RELÉ #2.
DISPAY EN BLANCO Y ELIMI-NACIÓN DE REBOTE (0.2SEG) .COMPROBACIÓN DE RELÉ #2:MAL= INDICACIÓN FALLA ENBANDERA BFLLE Y SALTO ARUTINA INDICACIÓN FLLEQ.BIEN: CONTINUA A LA SI-GUIENTE PRUEBA.
ESCRITURA DE CARACTERESCURSOR EN EL DISPLAY (0.3SEG) „ACTIVACIÓN DE RELÉ #3.
DISPLAY EN BLANCO Y ELI-MINACIÓN DE REBOTE (0.2SEG)COMPROBACIÓN DE RELÉ #3=MAL: INDICACIÓN FALLA ENBANDERA BFLLE Y SALTO ARUTINA INDICACIÓN FLLEQ.BIEN: CONTINUA A LA SI-GUIENTE PRUEBA.
105
Í3SCD08D0
08D308D5ÍSSDS0SDA0SDD0SDF0SE2
0SE508ES08EA08EC08EE0SF00SF308F60SFS08FA0SFC08FE0901
090A090D090F0911091309150918091B091D091F092109230926
092C092E0931093309300938093B
7EBD
86B786E780B7BD
Eó812786977EF6Cl2786977EBD
8127C6D77EB68127C6D77EBD
86B786B7'86B7BD
0D6B09D3
0D30084D30030D300809DE
3006FF07FF260D6B300AEF07FF260DÓB09D3
AUTSTS
0904 BD 0E37
0907 BD 09DE
3006FF07FF26 •0D6B300AFF07FF260D6B09D3
0929 BD 0E37
303007FF300634300709DE
AUTST9
AUTS10
AUTS.11
AUTS12
JMPJSR
LDAASTAALDAASTAALDAASTAAJSR
*LDAACMPABEQLDAASTAAJMPLDABCMPBBEQLDAASTAAJMPJSR*
JSR•*
JSR*LDAACMPABEQLDABSTABJMPLDAACMPABEQLDABSTABJMPJSR*•#•JSR•*•LDAASTAALDAASTAALDAASTAAJSR
FLLEQ 1AUTS20
#*0DP2APR#$4DP2APR#$0DP2APRAUTS22
P1BPR#*FFAUTST9#$FFBFLLEFLLEQ 1P2BPR#$EFAUTS10
, #$FFBFLLEFLLEQ 1AUTS20
SDSIF1
AUTS22
P1BPR#$FFAUTS11#$FFBFLLEFLLEQ1P2BPR#$FFAUTS12$FFBFLLEFLLEQ 1AUTS20
SDSIF1
#$30P1BCR#$FFP1BDR#$34P1BCRAUTS22
ESCRITURA DE CARACTERESCURSOR EN EL DI3PLAY (0.3SEG) .ACTIVACIÓN DE RELÉ #4.
DISPLAY EN BLANCO Y ELI-MINACIÓN DE REBOTE (0.2SEG.).COMPROBACIÓN DE RELÉ #4=MAL: INDICACIÓN FALLA ENBANDERA BFLLE Y SALTO ARUTINA INDICACIÓN FLLEQ.BIEN: CONTINUA A LA SI-GUIENTE PRUEBA.
ESCRITURA DE CARACTERESCURSOR EN EL DISPLAY (0-3SEG) .DESACTIVACIÓN DE INTERFA-CE EQUIPO/CIRCUITO ENPRUEBA.DISPLAY EN BLANCO (0.2SEG) ,COMPROBACIÓN DE LA DESAC-TIVACIÓN:MAL: INDICACIÓN FALLA ENBANDERA BFLLE Y SALTO ARUTINA INDICACIÓN FLLEQ.BIEN: CONTINUA A LA SI-GUIENTE PRUEBA.
ESRITURA DE CARACTERESCURSOR EN EL DISPLAY (0.3SEG) .DESACTIVACIÓN DE INTERFA-CE.BUFFERS DE TRANSFERENCIAPÍA 1—>PIA 2 EN BAJA IM-PEDANCIA, PÍA 1 PÓRTICO ECOMO SALIDAS.
DISPLAY EN BLANCO (0.
106
093E0940094309460948094A094C094E09500951095409570959095E095D095F096109640965096S096A096D096F0971
0973
0976
86B7F6Cl2786972043B7F6Cl27869786B74FE786B796Bl26
7E
BD
553006300A5506FF260F
3006300AAA04FF26383007
30063C300726FF03
0D6B
09D3
0979 BD 0E37
097C097E09S109S309860938098B
098E0990099309960998099A099C099E09A009A109A409A709A909AB09AD09AF
C6F7C6F7C6F7BD
86B7'F6Cl2786972043B7F6Cl
369736
3030 0BFF300A34300E09DE
55300A30065506FF260F
300A3006AA04FF2633
AUTS13
AUTS14
AUTS15
AUTS16
AUTS17
LDAASTAALDABCMPBBEQLDAASTAABRACOMASTAALDABCMPBBEQLDAASTAALDAASTAACLRASTAALDAASTAALDAACMPAENE
JMP
JSR
*JSR#•LDABSTABLDABSTABLDABSTABJSR
LDAASTAALDABCMPBBEQLDAASTAABRACOMASTAALDAECMPBBEQLDAASTAALDAA
#$55P1BPRP2BPR#$55AUTS13#$FFBFLLEQAUTS14
P1BPRP2EPR#$AAAUTS14#$FFBFLLE#$38P1BCR
P1BDR#$3CP1BCRBFLLE#$FFAUTS15
FLLEQ 1
AUTS20
•SDSIF1
#$30P2BCR#$FFP2BDR#$34P2BCRAUTS22
#$55P2BPRP1BPR#$55AUTSló#$FFBFLLEQAUTS17
P2BPRP1BPR#$AAAUTS17#$FFBFLLE#$38
SEG) .COMPROBACIÓN DE TRANSFE-RENCIA PÍA .1—>PIA 2:MAL: CARGA BFLLE CON FF.BIEN: CONTINUA.
BUFFERS DE TRANSFERENCIAPÍA 1—>PIA 2 EN ALTA IM-PEDANCIA, PÍA 1 PÓRTICO ECOMO ENTRADAS.
(BFLLE)=FF?NO: CONTINUA A LA PRUEBASIGUIENTE.SI: SALTA A RUTINA DE IN-DICACIÓN FLLEQ.ESCRITURA DE CARACTERESCURSOR EN EL DISPLAY (0.3SEG) .DESACTIVACIÓN DE INTERFA-CE.BUFFERS DE TRANSFERENCIAPÍA 2—>PIA 1 EN BAJA IM-PEDANCIA, PÍA 2 PÓRTICO BCOMO SALIDAS.
DISPLAY EN BLANCO (0.2SEG) .COMPROBACIÓN DE TRANSFE-RENCIA PÍA 2—>PIA i:MAL: CARGA BFLLE CON FF.EIEN= CONTINUA.
BUFFERS DE TRANSFERENCIA
107
09B109E409B509B809BA09BD09BF09C1
09C3
09C609C909CB09CD09CE09D0
09D309D509D609D909DA09DB09DD09DE09E109E209E4
B74FB7S6E7968.126'
7E
CE86A709267E
C637BD335A2639CE092639
300B
300A3C300B26FF03
0D6B
0007FF0A
FE0D3E
IB
0DCÍ
F8
61AS
FD
STAACLRASTAALDAASTAALDAACMPABNE•*•JMP*
AUTS18 LDXLDAA
AUTSÍ9 STAADEXBNEJMP
AUT320 LDABAUTS21 PSHB
JSRPULEDECBBNERTS
AUTS22 LDXAUTS23 DEX
BNERTSEND
P2BCR
P2BDR#$3CP2BCRBFLLE#$FFAUTS1S
FLLEQ 1
&ACTC6#$FF$0A, X
AUTS19NQPRG1
#*1B
SESDS1
AUTS21
#$61A8
AUTS23
PÍA 2—>PIA 1PEDANCIA, PÍACOMO ENTRADAS.
EN ALTA IM-2 PÓRTICO B
<BFLLE)=FF7NO: CONTINUA A LA PRUEBASIGUIENTE.SI: SALTA A RUTINA DE IN-DICACIÓN FLLEQ.ESCRITURA EN EL DISPLAYDE TODOS LOS SEGMENTOS DECARÁCTER Y ENCENDIDO DELLED ROJO Y DEL VERDE PARASU COMPROBACIÓN VISUAL YCONTINUACIÓN A INRAM (ME-DIANTE NOPRG).SUERUTINA DE ESCRITURA DECARACTERES CURSOR EN ELDISPLAY.
SUBRUTINA LAZO DE ESPERAPARA DISPLAY EN BLANCO YELIMINACIÓN DE REBOTE ENRELAYS DE INTERFACE.
-RSMNL: RESET MANUAL-LOCALIZACIÓN: 09E5-09F3-FUNCIÓN: INICIALIZA EL STACK PNTR., DESACTIVA LA INTERFA-CE EQUIPO/CIRCUITO EN PRUEBA Y CONDUCE AL PROGRAMA A IN-RAM 5 EN CASO DE HABERSE ESTABLECIDO FALLA DE EQUIPO CONANTERIORIDAD SALTA A FLLEQ.-DATOS DE ENTRADA: CONTENIDO DE LA BANDERA BFLLE.-DATOS DE SALIDA: NINGUNO.-REGISTROS ALTERADOS: ACM. A, STACK PNTR.-SUBRUTINAS LLAMADAS:: SDSIF.
09E5 SE 007F RSMNL1
(29ES BD 0E37
09EB09ED09EF09F1
9081267E
26FF030D6B
LDS #ULRAM INICIALI2ACION DEL STACK* PNTR. EN LA ULTIMA. LOCA-* LIDAD DE RAM.JSR SDSIF1 DESACTIVACIÓN DE INTERFA-* CE EQUIPO/CIRCUITO EN* PRUEBA.LDAA BFLLE SE HA DETECTADO FALLA DECMPA #$FF EQUIPO?BNE INRAM1 NO: CONTINUA A INRAM.JMP FLLEQ.1 Si: SALTA A FLLEQ.END
108
09F409F5
09F8
09FA
09FC09FD
0A010A04
0A060A09
-INRAM: INICIALIZACION DE RAM.-LOCALIZACION- 09F4-0A0B-FUNCIÓN: INICIALIZA LAS LOCALIDADES DE RAM ASIGNADAS ALPRIMER CARÁCTER CON EL CÓDIGO.DE TECLA Y EL CÓDIGO PARAEL DISPLAY DEL CURSOR. INICIALIZA LAS LOCALIDADES CORRES-PONDIENTES A LOS OCHO CARACTERES RESTANTES CON EL CÓDIGODE TECLA CERO Y EL CÓDIGO PARA EL DISPLAY EN BLANCO.INI-CIALIZA CON 00 LAS LOCALIDADES DE ALMACENAMIENTO DEL RE-GISTRO INDICEU-DATOS DE ENTRADA: NINGUNO.-DATOS DE SALIDA:LOC: RINH1~>RINL1 CONT: 00/00(=XH/XL)
ACTC1 0D(=CTCCR)ACTC2->ACTC9 00(=CTCL0)
40Í=CSG.CR)00<=CODIGOBLANCO).A, ACM. E,
ACSG1ACSG2->ACSG9
09FF D
-REGISTROS ALTERADOS: ACM.-SUBRUTINAS LLAMADAS: NINGUNA.
4F INRAM1 CLRACE 00(38 LDX
-*•*
A7 02 INRAM2 3TAA $02,X•#•#
A7 0B STAA *0E, X
PARA DISPLAY EN
INDC.
0926 F9
00
DEXENE*•íf*STX
INRAM2
RINH1
Fó 080DD7 02
Fó 0S1DF7 000B
LDAB CTCCRSTAB ACTC1
LDAB CSGCRSTAB ACSG1
END
EL REGSTR. INDC. ES INI-CIALIZADO PARA CARGAR LASLOCS.ACTC2->ACTC9 Y ACSG2->ACSG9 CON SUS CONTENI-DOS DE ORIGEN:LOCS. ACTC2->ACTC9 SONCARGADAS CON 00=(CTCL0),EN FORMA INDEXADA.LOCS, ACSG2->ACSG9 SONCARGADAS CON 00(-CÓDIGOPARA DISPLAY EN- BLANCO),EN FORMA INDEXADA.
PROCESO ANTERIOR TERMINA-DO?NO: CONTINUA HASTA FINA-LIZARLO <X=0000).SI: CARGA 00(=XH) EN LOC.RINH1, CARGA 00(=XL) ENLOC. RINL1.
CARGA 0D=(CTCCR) EN LOC.ACTC1.
CARGA 40=(CSGCR) EN LOC.ACSG1.
ELREB: ELIMINACIÓN DEL REBOTE.LOCALIZACIÓN" 0A0C-0A2CFUNCION= ELIMINA EL EFECTO DE REBOTE EN EL TECLADO. TOMALA LECTURA PROCEDENTE DEL TECLADO MEDIANTE SLCTC. ESCRIBEEN EL DISPLAY LA INFORMACIÓN CORRESPONDIENTE A LAS LECTU-RAS REALIZADAS, MEDIANTE SEBDS.
109
0A11
0A12E3A150A1S
0A19
-DATOS DE ENTRADA: CÓDIGOS DE LAS TECLAS QUE SON PRESIONA-DAS.-DATOS DE SALIDA: LOS PRIMEROS SIETE CARACTERES, ALMACENA-DOS EN ACSG1 -> ACSG7, SON ESCRITOS EN EL DISPLAY- EL CÓ-DIGO DE TECLA PRESIONADA DE LA ULTIMA LECTURA- VALIDA ESALMACENADO EN EL ACM. A.-REGISTROS ALTERADOS: ACM- A, ACM. B, INDC., STACK PNTR.,DE CÓDIGOS DE CONDICIÓN.-SUBRUTINAS LLAMADAS: SESDS, SLCTC.
0A0C 8E 007F
0A0F Có 04
ELREB1 LDS*
ELREB2
37
BD 0DC1BD 0DF533
0A1B 5A
0A1C 20 F3
0A1E Có
0A20 37
0A21 BD 0DC1
*LDAB***
ELREB3 PSHB•JÉ-
*
#•
*
JSRJSRPULB
. BCS
#
-¥•
DECB
**BNE
ELREB4 LDAB' •#*
-x-
ELREB5 PSHB
*JSR
#ULRAM EL STACK PNTR. ES INICIA-LIZADO CON EL VALOR CO-
. RRESPONDIENTE A LA ULTIMALOCALIDAD DE RAM.
#$04 SE INICIALIZA EL ACM. BCON 04, NUMERO QUE DETER-MINA LAS REPETICIONES DELLAZO HASTA CUMPLIRSE ELTPO. MÍNIMO EN EL QUE NIN-GUNA TECLA ESTE PRESIONA-DA.SE ALMACENA EL CONTENIDODEL ACM. E EN EL STACKPNTR., PUESTO QUE SERAALTERADO EN LAS SIGUIEN-TES SUBRUTINAS:
SESDS1 SUBRUT.ESCRIT.EN DISPLAY.SLCTC1 SUBRUT.LECTUR.DE TECLADO.
SE RETIRA EL VALOR DELACM- B DEL STACK.
ELREB2 TECLA PRESIONADA ( C=l , ENSLCTC)?Si: SE REPITE EL PROCESOHASTA QUE LA TECLA DEJEDE ESTAR PRESIONADA. 'NO: EL TPO. EN QUE NINGU-NA TECLA ESTA PRESIONADADECREMENTA EN EL VALORCORRESPONDIENTE A UN LA-ZO-
ELREB3 TPO. EN EL QUE NINGUNATECLA ESTA PRESIONADA ESTERMINADO?NO: SE REPITE EL LAZO.
#$02 Si: SE REINICIALIZA ELACM. B CON 02, NUMERO QUEDETERMINA LAS .REPETÍ CIO-NES DEL LAZO HASTA CUM~PLIRSE EL TIEMPO DE ELI-MINACION DEL REBOTE DE U-NA TECLA PRESIONADA.SE ALMACENA EL CONTENIDODEL ACM. B EN EL STACKPNTR., PUESTO QUE SERAALTERADO EN LAS SIGUIEN-
. TES SUBRUTINAS:SESDSÍ SUBRUT. ESCRIT- EN DISPLAY.
110
0A24 ED 0DF50A27 33
0A28 24 F4
0A2E 26 F3
JSR SLCTC1 SUERUT.LECTUR.DE TECLADO.WLE SE RETIRA EL VALOR DEL* ACM. B DEL STACKnECC ELREE4 TECLA PRESIONADA (C=l, EN* SLCTC)?* NO-' SE REPITE EL PROCESO* HASTA QUE LA TECLA SEA .* PRESIONADA.DECB Si: DECREMENTA EN UN LAZO* EL TPO. DE ELIMINACIÓN DE* REEOTE PARA TECLA PRESIO-* NADA.ENE ELREB5 TPO. DE ELIMINACIÓN DE* REEOTE PARA TECLA PRES10-* NADA TERMINADO?* NO: SE REPITE EL LAZO DE* ELIMINACIÓN DE REEOTE.* Si: CONTINUA EN ACRAM.END
¿•*####*#***#*##-#***#******************.»Ht-
-ACRAMs ACTUALIZACIÓN DE RAM.-LOCALIZACIQN: 0A2D-0AA4-FUNCIÓN- ACTUALIZA LAS LOCALIDADES ACTC1 -> ACTC9, RESER-VADAS PARA CONTENER LOS CÓDIGOS DE TECLA, Y LAS LOCALIDA-DES ACSG1 -> ACSG9, RESERVADAS PARA CONTENER LOS CÓDIGOSDE CARÁCTER QUE APARECEN EN EL DISPLAY, DE ACUERDO A LASLECTURAS SUCESIVAS REALIZADAS EN ELREE (MEDIANTE SLCTC).ACTUALIZA EL CONTENIDO DE RINH1/RINL1, LOCALIDAD DE ALMA-CENAMIENTO DEL REG. INDC.-DATOS DE ENTRADA: CÓDIGO DE TECLA CORRESPONDIENTE A UNALECTURA VALIDA ALMACENADO EN EL ACM. A, Y REG- IND. APUN-TANDO A LA LOC. QUE CONTIENE DICHO CÓDIGO (DEBIDO A SLCTCLLAMADA EN ELREE).-DATOS DE SALIDA:LOC: RINH1/RINL1
ACTC1->ACTC9ACSG1->ACSG9
-REGISTROS ALTERADOS:-SUBRUTINAS LLAMADAS:
CÜIMT: XH/XL ACTUALIZADOCÓDIGOS DE TECLACÓDIGOS DE CARÁCTER PARA DISPLAY
ACM. A, ACM- E, INDC.NINGUNA.
0A2D0A2F0A31
0A340A3Ó0A330A3A
0A3C0A3F
Do26El
-E6DEA7
E6A7
0A41 E7
09490S0C
17100(302
0S0D03
0B
ACRAM1 LDAE ACTCSENECMPA
ACRAM3CTCLS
EHILDAELDXSTAA*#LDAASTAA
ACRAM2$10, XRINH1$02, X
CTCCR*03, X
STAE*
$0E, X
ENTRADA COMPLETA?SI: (A)=(CTCCR)?NO: (A)=(CTCL SIMPLE),LE-TRA, NUMERO?NO: (A)=(CTCLD),LS?SI: ACTUALIZA RAM:
LOC. QUE CONTIENE (CTCCR)SE CARGA CON CÓDIGO DETECLA ACTUALIZADO.
LOC. SIGUIENTE SE CARGACON (CTCCR).LOC.QUE CONTIENE (CSGCR)SE CARGA CON CÓDIGO PARA
111
0A43 F6 0S1D0A46 E7 0C
0A4S 7C £3001
0A4B0A4D0A500A520A540A57
0A590A5C
0A5E0AÓ1
0A630A66
0AÓB0AÓE
0A6D0A7Í3
0A720A750A7S0A7A0A7D0A7F0A310AS40ABÓ0A3S
20El26DEEóA7
EóA7
E6A7
F6£7
F6E7
F6E7
7C7C20Bl26DoFl27DEA7
550S0E2800080B02
080C03
080D04
0S1E0E
081C0C
0S1D0D
0001(3001280S0D1A(320SÍ3D1C0001
AGRAMA
ACRAM3
0A8A 5F0ASB E7. 02
0A8D E6 081D0A90 A7 0A
0A92 E7 £3E
0A94 7A 0001
0A97 20 090A99 Bl 080F ACRAM40A9C 26 040A9E DE 00
*LDAESTAE
INC
BRACMPAENELDXLDAASTAA*LDAASTAA•*•LDAASTAA*LDABSTAE-*•LDAESTAB
LDAESTAE*•INCINCBRACMPAENELDABCMPBBEQLDXSTAA
*CLRBSTAB#LDAASTAA•#
STAB
*DEC
BRACMPAENELDX
CSGCR$0C, X
RINL1
ACRAM5CTCLDACRAM3RINH1CTCLL$02, X
CTCLS$03, X
CTCCR$04 ,X
CSGML$0E, X
CSGMS$0C, X
CSGCR$0D, X
RINL1RINL1ACRAM5•CTCCRACRAM4ACTC1CTCCRACRAM5RINH1$01, X
$02 , X
CSGCR$0AT X
*0B, X
RINL1
ACRAM5CTCLPACRAM5RINH1
EL DISPLAY, ACTUALIZADO.
LOC. SIGUIENTE SE CARGACON (CSGCR).PARA QUE REG. INDC. AVAN-CE UNA POSICIÓN.REGRESA A ELREE.(A)=(CTCLD),LS? •NO: (A) = (CTCCR)?Si: ACTUALIZA RAM:
LOC. QUE CONTIENE íCTCCR)SE CARGA CON (CTCLL).
LOC. SIGUIENTE SECON (CTCLS).
CARGA
LOC. SIGUIENTE SE CARGACON (CTCCR).
LOC. QUE CONTIENE (CSGCR)SE CARGA CON (CSGML).
LOC. SIGUIENTE SE CARGACON (CSGMS).
LOC. SIGUIENTE SE CARGACON (CSGCR).PARA QUE REG. INDC. AVAN-CE DOS POSICIONES.REGRESA A ELREE.(A)^(CTCCR)?NO: <A)=(CTCLP)?
SI: RAM INICIALIZADA?SI: REGRESA A ELREE.NO: ACTUALIZA RAM:LOC. ANTERIOR A LA QUECONTIENE (.CTCCR) SE CARGACON (CTCCR).
LOC. SIGUIENTECON (CTCL0).
SE CARGA
LOC. ANTERIOR A LA QUECONTIENE (CSGCR) SE CARGACON (CSGCR).LOC. SIGUIENTE SE CARGACON 00 (=CODIGO PARA DIS-PLAY EN ELANCO).PARA QUE REG. INDC. RE-GRESE UNA POSICIÓN.REGRESA A ELREE.(A)^(CTCLP)?NO: REGRESA A ELREE.SI: INICIALIZA REG. INDC.PARA VLENT.
112
0AA00AA2
207E
030A0C ACRAM5
ERAJMPEND
VLENT1 CONTINUA EN VLENT,ELREB1 SALTA A EUREB.
VLENT: VALIDACIÓN DE ENTRADALQCALIZACION: 0AA5-0B84FUNCIÓN: DETERMINA CONO VALIDA A LA ENTRADA SI CORRESPON-DE A UNO DE LOS ARREGLOS ACEPTADOS COMO TALES, ALMACENAN2 NI N0 (IDENTIFICACIÓN EN BCD DEL CIRCUITO INTEGRADO APROBARSE) EN IBCD2, IBCD1, IBCD0. SI LA ENTRADA NO ES VA-LIDA, PROSIGUE EN ETNVL.DATOS DE ENTRADA' CÓDIGOS DE TECLA CONTENIDOS EN ACTC1 ->ACTC7.DATOS DE SALIDA:LOC: IBCD2 CONT
IBCD1LBCD0
REGISTROS ALTERADOSSUBRUTINAS LLAMADAS:
VLENT10AA50AA70AAA0AAC0AAF0AE10AB30AE60ABS0ABA
0AED0ABF0AC1
0AC40AC6
0AC9
0ACB0ACD
0AD00AD2
0AD50AD70AD9
0ADC<MDE0AE0
96El27El2696El26AóBl
22A6Bl
228C
26
96Bl
j¿¡_¿¡El
"~« ~7
96Bl
2696Bl
020S050508077303080471010809
6A000S09
630007
1C
060809
570800
5205080C
4B040S0B
VLENT2
N2NIN0'S: ACM . A, ACM,S5 NINGUNA.
LDAACMPABEQCMPABNELDAACMPABNELDAACMPA
BHILDAACMPA*•*BHICPX*ENE*LDAACMPA•#BHICMPA*BEQLDAACMPA*BNELDAACMPA
ACTC1CTCL5VLENT2CTCL7VLENT7ACTC2CTCL4VLENT7$01, XCTCL9
VLENT7$00,'XCTCL9
VLENT7#$0007
VLENT3
ACTC5CTCL9
VLENT7CTCL0
VLENT7ACTC4CTCLS
VLENT7ACTC3CTCLL
E.
LOC. ACTC1 CONT. 05 O 07?NO: ENTRADA NO VALIDA.
Si: LOC. ACTC2 CONT. 04?NO: ENTRADA NO VALIDA.
Si: ULTIMA LOC. SIGNIFI-CATIVA CONTIENE LETRA ONUMERO?LET.: ENTRADA NO VALIDA.
NUM.: PENÚLTIMA LOC. SIG-NIFICATIVA CONTIENE LETRAO NUMERO?LET.: ENTRADA NO VALIDA.NUM.: ENTRADA DE 7 CARAC-TERES?NO: ENTRADA DE 6 CARACTE-RES?
SI: LOC. ACTC5 CONTIENELETRA O NUMERO?LET.: ENTRADA NO VALIDA.NUM.: LOC. ACTC5 CONTIENENUMERO>0?NO: ENTRADA NO VALIDA.
SI.: LOC. ACTC4 CONTIENELETRA "S"?NO: ENTRADA NO VALIDA.
SI: LOC. ACTC3 CONTIENE
113
0AE30AE5
0AE70AEA
0AEC0AEE
0AF1
0AF3
0AF60AF80AFA
0AFD
0AFF0E010B03
0E060E0S0E0A
0E0D0B0F
0B110E14
0B160B1S
0B1B
0B1D
0B200B22
0B240B270B290B2C
0B2E0B300B330B350B3S0B3E0E3D
2620
8C26
96El
22
El
2796El
22
2096El
2696El
2620
SC26
96El
vi ',••'
El
2720
ac277ED6
D7F6D7F6F720D6
4445
000625
050809
0E
0800
31040S09
3E
2805080C
2104
. 0S0B
1A3C
00050E
040809
4E
0800
0738
0004500C7A06
14000715
. 000800164805
#•ENEERA
VLENTS CPXENE
LDAACMPA*BHI
CMPA*EEQLDAACMPA*EHI*ERA
VLENT4 LDAACMPA
ENELDAACMPA*ENEBRA
VLENTS CPXEME
LDAACMPA
EHI#CMPA
EEQERA-*
VLENT6 CPXEEQ
VLENT7 JMPVLENTS LDAE
#STABLDABSTABLDAESTABBRA
VLENT9 LDAB
VLENT7VLENTS
#$0006VLENTS
ACTC4CTCL9
VLENT4
CTCL0
VLENT7ACTC3CTCL9
VLENT9
VLENT7ACTC4CTCLS
VLENT7ACTC3CTCLL
VLENT7VLEN10
#$0005VLENT6
ACTC3CTCL9
VLEN12
CTCL0
VLENT7VLEN11
#$0004VLEN13ETNVL1ACTC5
IBCD2ACTC6IBCD1ACTC7IECD0DBDTC1ACTC4
LETRA "L"?NO: ENTRADA NO VALIDA.'SI= ARREGLO 5/7,4,L,S,N2,N1,N0.ENTRADA DE 6 CARACTERES?NO: ENTRADA DE 5 CARACTE-RES?
SI: LOC. ACTC4 CONTIENELETRA O NUMERO?LET.: LOC. ACTC4 CONTIENELETRA "S"?NUM. : LOC. ACTC4 CONTIENENUMERO>0?NO: ENTRADA NO VALIDA.
SI: LOC. ACTC3 CONTIENELETRA O NUMERO?LET.: ARREGLO 5/7,4,LET.,N2,N1,N0.NUM.: ENTRADA NO VALIDA.
LOC. ACTC4 CONTIENE LETRA" S " 7
NO: ENTRADA NO VALIDA.
SI: LOC. ACTC3 CONTIENELETRA "L"?.NO: ENTRADA NO VALIDA.SI: ARREGLO 5/7,4,L,S,NI,N0.ENTRADA DE 5 CARACTERES?NO: ENTRADA DE 4 CARACTE-RES?
SI: LOC. ACTC3 CONTIENELETRA O NUMERO?LET.: ARREGLO 5/7,4,LET.,N1,N0.-NUM.: LOC. ACTC3 CONTIENENUMERO>0?N0= ENTRADA NO VALIDA.SI= ARREGLO 5/7,4,N2,NI,NO.ENTRADA DE 4 CARACTERES?SI: ARREGLO 5/7,4,NI,N0.NO: SALTA A ETNVL.ARREGLO 5/7,4,L,S,N2,Nl,NO, CARGA;LOC. IECD2 CON N2,
LOC. IECD1 CON NI,
LOC. IBCD0 CON N0.CONTINUA EN DBDTC.ARREGLO 5/7,4,LET.,N2,NI,NO, CARGA:
114
0E3F0B410E430E450E480B4B0E4D
0B4E(3B500B520E540B570&5A0B5C
0B5E0B600B620B640B660E690B6B
0B6C0B6E0E700E720B740B770B79
0B7A0B7C0B7E0BS00E82
D7D6D7F6F7205F
D7D6D71-6F720D6
D7D6D7D6F7205F
D7D6D7DoF7205F
D7D6D7D6F7
1400150007001038
140015000700162904
1405150600161A
1405150600160C
140415050016
VLEN10
VLEN-11
VLEN12
VLENI;
STABLDABSTABLDABSTAEBRACLRB
STAE.LDABSTABLDABSTAB 'BRALDAB*STABLDABSTABLDABSTABERACLRB•#STABLDABSTABLDAESTABBRACLRB
STABLDABSTABLDABSTABEND
IBCD2ACTC5IBCD1ACTC6IBCD0DBDTC1
IBCD2ACTC5IBCD1ACTCÓ
• IBCD0DBDTC1ACTC3
IBCD2ACTC4IBCD1ACTC5IBCD0DBDTC 1
IBCD2ACTC4IBCD1ACTC5IBCD0DBDTC1
IBCD2ACTC3IBCD1ACTC4IBCD0
LOC. IECD2 CON N2,
LOC. IECD1 CON NI,
LOC. IECD0 CON N0-CONTINUA 'EN DBDTC.ARREGLO 5/7,4,L,S,Nl,N0,CARGA:LOC. IBCD2 CON'00,
LOC. IECD1 CON NI,
LOC. IECD0 CON N0.CONTINUA EN DBDTC.ARREGLO 5/7,4,N2,N1,N0,CARGA:LOC. IBCD2 CON N2,
LOC. IECD1 CON NI,
LOC. IECD0 CON N0.CONTINUA EN DEDTC.ARREGLO 5/7,4,LET.,N1,N0,CARGA:LOC. IBCD2 CON 00,
LOC- IECD1 CON NI,
LOC. IECD0 CON N0.CONTINUA EN DEDTC.ARREGLO 5/7,4,NI,Ñ0, CAR-GA:LOC. IBCD2 CON 00,
LOC. IECD1 CON NI, '"
LOC. IBCD0 CON N0.
INTE-HEXADE-DE DA-
PRIMER^ LOCALIDADPRCMP SI EL BLOQUE
-DEDTC: DETERMINACIÓN DEL BLOQUE DE DATOS DE COMPROBACIÓN.-LOCALIZACIÓN: 0ES5-0BC7-FUNCIÓN: AL NUMERO DE IDENTIFICACIÓN DEL CIRCUITOGRADO A PROBARSE, N2 NI N0 (BCD), LO TRANSFORMA ACIMAL , Y TOMA DE LA TABLA DE VECTORES DE BLOQUESTOS DE COMPROBACIÓN LA DIRECCIÓN DE LADEL BLOQUE CORRESPONDIENTE. PROSIGUE AEXISTE Y A NOPRG EN CASO CONTRARIO.
-DATOS DE ENTRADA:LOC: IECD2 CONT: N2
IECD1 NIIECD0 N0
TABLA DE VECTORES DE BLOQUES DE DATOS DE COMPROBACIÓN.-DATOS DE SALIDA; EL REGISTRO ÍNDICE ES CARGADO CON LA DI-RECCIÓN DE LA PRIMERA LOCALIDAD DEL BLOQUE DE DATOS DECOMPROBACIÓN íFFFF PARA EL CASO DE NO EXISTENCIA DEL BLO-
115
QUE DE DATOS).-REGISTROS ALTERADOS: ACM. A, ACM.-SUBRUTINAS LLAMADAS: NINGUNA-
E, INDC.
0BS50ES6
0EA0
0EA2
0EA50EA7
5F7F 001A
DEDTC1
0P.S9 CE 0016
36 6497 17
86 0A97 18
S6 0197 19
A6 00
4D
0ESCBESE
0B900B92
0B940E96
0E9S
0E9A
0B9E
0B9D 4A
0E9E EB 03
24 F8
7C 001A
20 F309
0BAS SC 001;
0EAE 26 EE
CLRECLR
LDX
**LDAASTAA•*•
*LDAASTAA#•*•
#
LDAASTAA•x-
DBDTC2 LDAA•#
DEDTC3 TSTA
BEQ*
DECA•##ADDB#•
*ECC
INC-*•
BRADEDTC4 DEX
•##
CPX
#ENE
INICIALIZACION DEL ACM.E.IHDCH INICIALIZACION DE LA' LO-
CALIDAD IHDCH.INICIALIZACION DE RGSTR.INDC. PARA APUNTAR A LA 'LOC. DEL NUMERO N0 (BCDMENOS SIGNIFICATIVO).
#$64EH100 EQUIVALENTE HEXADEC. DE
100 DEC- ES ALMACENADO ENSU LOCALIDAD CORRESPON-DIENTE.
EH010 EQUIVALENTE HEXADEC. DE10 DEC.' ES ALMACENADO ENSU LOCALIDAD CORRESPON-DIENTE.
EH001 EQUIVALENTE HEXADEC. DE1 DEC. ES ALMACENADO ENSU LOCALIDAD CORRESPON-DIENTE.
$00,X ACM. A ES CARGADO CON NU-MERO N (BCD).HA SIDO NUMERO N (ECD)TRANSFERIDO COMO HEXADEC.AL ACM. E?
DEDTC4 SI: CONTINUA A TRANSFOR-MAR EN HEXADEC. AL SI-GUIENTE NUMERO N (BCD)MAS SIGNIFICATIVO.NO: EL NUMERO N (ECD) ENACM- A DISMINUYE EN UNAUNIDAD.
$03,X CANTIDAD HEXADEC. EN ACM.E SE INCREMENTA EN EL VA-LOR EQUIVALENTE A 100,113,1 DEC.,SEGÚN CORRESPONDA.
DBDTC3 ACM.E PRODUCE SOBREFLUJO?NO: CONTINUA EN DEDTC3.
IHDCH SI: INCREMENTA EN UNA U-NIDAD LA CANTIDAD HEXADC.DE LA LOC. IHDCH.
DBDTC3 CONTINUA EN DEDTC3.SE DECREMENTA UNITARIA-MENTE EL RGSTR. INDC. PA-RA TRANSFORMAR A HEXADEC.AL SIGUIENTE NUMERO N(BCD) MAS SIGNIFICATIVO.
#IECDA HA SIDO LA CANTIDAD TOTALEDC CN2 NI N0) EXPRESADAEN FORMA HEXADEC.?
DBDTC2 NO: EL PROCESO CONTINUA
116
0EAD 580BAE 79 001A0EE1 B6 001A
0EE4 CE 230EE6 S9 33
0BBS 97 IB0BEA' D7 1C
0EBC DE IB
0BBE EE 00
0EC0 8C FFFF
0BC3 26 030BC5 7E 0D3E
•K-
*
ASLBROLLDAA•#ADDBADCA#
IHDCHIHDCH
#$23#$38
#STAASTAB•*-
*LDX•**•LDX
***CPX
ENEJMPEND
PLBDHPLBDL
PLBDH
$0(3, X
PRCMP1NOPRG1
HASTA SER TERMINADO.Si: EL NUMERO HEXADEC.<HEX=HEXH/HEXL) ESTA CON-TENIDO EN IHDCH/ACM. E.HEXH/HEXL ES DUPLICADO.
HEXH/HEXL ESTA CONTENIDOEN ACM. A/ACM. B.332BH (PRIMERA DIRECCIÓNDE LA TABLA DE VECTORESDE BLOQUES DE DATOS DECOMPROBACIÓN) ES SUMADAAL NUMERO HEX.PLBDH/PLBDL CONTIENEN LASDIRECCIONES DE LAS LOCA-LIDADES QUE A SU VEZ CON-TIENEN LA PRIMERA LOCALI-DAD DEL BLOQUE DE DATOS.SE CARGA EL RGSTR. INDC.CO EL CONTENIDO DE PLBDH/PLBDL.SE CARGA EL RGSTR. INDC.CON LA DIRECCIÓN DE LALOCALIDAD INICIAL DELBLOQUE DE DATOS RESPECTI-VO.EXISTE BLOQUE DE DATOS DECOMPROBACIÓN?Sis CONTINUA EN PRCMP.NO: SALTA A NOPRG.
-PRCMP: PROGRAMA DE COMPROBACIÓN-LOCALIZACIÓN: 0BCS-0C79-FUNCIÓN: DETERMINA LA EXISTENCIA DE DATOS DE COMPROBACIÓNPARA CIRCUITOS CON MÚLTIPLES DISTRIBUCIONES DE PINES.AC-TIVA LA INTERFACE EQUIPO/CIRCUITO A PROBARSE. ELIMINA ELREBOTE EN LOS RELÉS DE INTERFACE Y, DURANTE SU EJECUCIÓN,QUITA LA MASCARA DE INTERRUPCIÓN PARA PERMITIR LA DETEC-CIÓN DE SOBRECORRIENTE. TOMANDO LOS DATOS DEL BLOQUE DECOMPROBACIÓN CORRESPONDIENTE LOS ALIMENTA AL CIRCUITO IN-TEGRADO EN PRUEBA Y LOS COMPARA CON LAS RESPUESTAS DE ES-TE. PROSIGUE EN CHIPB O CHIPM SEGÚN LA RESPUESTA SEA CO-RRECTA O NO.
-DATOS DE ENTRADA: BLOQUE DE DATOS DE COMPROBACIÓN, RES-PUESTAS DEL CIRCUITO EN PRUEBA.DATOS DE SALIDA: NINGUNO.
-REGISTROS ALTERADOS: ACM.A, ACM. B, INDC.-SUBRUTINAS LLAMADAS: NINGUNA.
0BC8 Aá 00 PRCMP1 LDAA $00, X
*
ACM. A SE CARGA CON ELNUMERO DE IDENTIFI CACIO-NES DIFERENTES DEL CIR-CUITO EN PRUEBA, QUE CO-RRESPONDEN A MAS DE UNA
117
0BCA0BCC0ECE
0BD00BD20BD40BD60BDS0BDA0BDC0BDE0EE00BE20EE40BE60BE90BEB0EED0BF00EF2
0BF40BF60BF7
0BF90BFC
0EFE0C000C020C050C070C0A0C0C0C0F
0C110C120C130C14
0C16
8126EE
20E6DI26E6DI26E6DI26E6Fl26E6Fl26EE
204A26
7EEE
20A6E7BEE780E7C6
5A4F4C31
26
010401
2E01041E0205180306120400070B05000S0406
0A
03
0D3E08
D200300840300840300819
FF
FE
-X-
CMPAENELDX
*•x-ERA
PRCMP2 LDABCMPBENELDABCMPBENELDAECMPBENELDABCMPBENELDABCMPBENELDX*•#
ERAPRCMP3 DECA
ENE##JMP
PRCMP4 LDX*
*-x--X-
ERAPRCMP5 LDAA
STAAADDASTAASUBASTAALDAB*
PRCMP6 DECBCLRA
PRCMP7 INCACMPA
ENE
#$01•PRCMP2$01, X
PRCMP5$01, XACTC3PRCMP3$02, XACTC4PRCMP3$03, XACTC5PRCMP3$04, XACTC6PRCMP3$05, XACTC7PRCMP3$06, X
PRCMP5
PRCMP4
NOPRG1$08, X
PRCMP2$00, XP2APR#$40P2APR#$40P2APR#$19
#$FF
PRCMP7
DISTRIBUCIÓN DE FINES.IDENTIFICACIÓN ÚNICA?NO: CONTINUA A PRCMP2.Si: REINICIALIZACION #1DEL RGSTR. INDC. CON LADIRECCIÓN DEL PRIMER DATODE COMPROBACIÓN.CONTINUA A PRCMP5.LA IDENTIFICACIÓN DELCIRCUITO ALMACENADA ENRAM ES COMPARADA CON LACORRESPONDIENTE A UNA DELAS DEL BLOQUE DE DATOS.IDENTIFICACIÓN COINCIDEN-TE?NO: CONTINUA EN PRCMP3.
0C18 5D TSTB
SI: REINICIALIZACION #2DEL RGSTR. INDC. CON LADIRECCIÓN DEL PRIMER DATODE COMPROBACIÓN.CONTINUA A PRCMP5.
ULTIMA IDENTIFICACIÓN DELCIRCUITO EN EL BLOQUE DEDATOS?SI: SALTA A NOPRG.NO: REINICIALIZACION #3DEL RGSTR. INDC. CON LADIRECCIÓN DE LOS DATOS DEIDENTIFICACIÓN CORRESPON-DIENTES A LA SIGUIENTEDISTRIBUCIÓN DE PINES.CONTINUA A PRCMP2.
ACTIVACIÓN DE LA CONFIGU-RACIÓN DE INTERFACE EQUI-PO/CIRCUITO.
SE INICIA EL TPO.DE ELI-MINACIÓN DE REBOTE EN RE-LÉS DE INTERFACE.
TPO. DE 0.002 SEG TERMI-NADO?NO: CONTINUA EN EL LAZOHASTA CONCLUIRLO.Si: TPO. TOTAL DE 0.050
U8
0C19
0C1B
0C1C0C1F0C220C230C25
0C2S0C290C2E
0C2E0C30
0C3Ó0C37
0C390C3A0C3C
0C3F0C400C42
0C450C46
0C490C4B0C4D0C4E
Í3C510C530C55
0C56
0C53
0C590C5A0C5D0C60
26 F6
0E
F7 3007F7 300B08A6 00E7 3006
0aA6 00B7 300A
C6 04F7 3007
0C33 F7 300B
08A6 00
08E6 00F7 3006
08Eó 00F7 300A
08F6 3006
PRCMP8
001C
El2608F6 300A
El 0026 144A
4FB7 3007B7 300BB7 3006
•*ENE
CLI*STABSTABINXLDAASTAA
*INXLDAASTAA*
LDABSTAB
STAB*INXLDAA•*•INXLDABSTAB•#-#INXLDABSTAB
*INXLDAB#-
CMPBBNEINXLDAB#•#•CMPBBNEDECA•#BNE
SEI•*•CLRASTAASTAASTAA
PRCMP6
P1BCRP2BCR
$00, XP1BDR
$00, XP2BDR
#$04P1BCR
P2BCR
$00, X
$00, XP1EPR
$00, XP2BPR
P1BPR
$00, XPRCMP9
P2EPR
$00, XPRCMP9
PRCMP3
P1ECRP2BCRP1BDR
SEG TERMINADO?NO: CONTINUA EN EL LAZOHASTA CONCLUIRLO.SI: DETECCIÓN DE SOBRECO-RRIENTE ACTIVADA.
PÍA 1/B CONFIGURADO COMOENTRADAS Y SALIDAS DE DA-TOS AL CIRCUITO A PRUEBA.
PÍA 2/B CONFIGURADO COMOENTRADAS Y SALIDAS DE DA-TOS AL CIRCUITO A PRUEBA.
PÍA I/E, RGSTR.CO ACTIVADO.PÍA 2/B, RGSTR.CO ACTIVADO.
PERIFERI-
PERIFERI-
DETERMINACION DEL NUMERODE PRUEBAS-
SALIDA DE DATOS DE PÍA I/B HACIA EL CIRCUITO INTE-GRADO EN PRUEBA.
SALIDA DE DATOS DE PÍA 2/E HACIA EL CIRCUITO INTE-GRADO EN PRUEBA.
ENTRADA DE DATOS A PÍA i/B DESDE EL CIRCUITO INTE-GRADO EN-PRUEBA.RESPUESTA CORRECTA?N0= CONTINUA EN PRCMP9.
Si: ENTRADA DE DATOS APÍA 2/B DESDE EL CIRCUITOINTEGRADO EN PRUEBA.RESPUESTA CORRECTA?NO: CONTINUA EN PRCMP9-TODAS LAS PRUEBAS TERMI-NADAS?NO: SE CONTINUA A LA SI-GUIENTE PRUEBA.DETECCIÓN DE SOBRECQ-RRIENTE DESACTIVADA.DESACTIVACIÓN DE LOS PÓR-TICOS B DE LOS PÍAS.
119
0CÓ30CÓÓ
0C69
0CÓA0C6B0C6E0C710C740C77
E77E
0F
4FE7B7E7B77E
300A0D02
3007300E3006300A0D20
PRCMP9
STAAJMP*SEI#CLRASTAASTAASTAASTAAJMP*END
P2BDRCHIPB1
P1BCRP2BCRP1BDRP2BDRCHIPM1
SALTO A LA INDICACIÓNCHIPE.DETECCIÓN DE SOBRECO-RRIENTE DESACTIVADA.DESACTIVACIÓN DE LOS PORTICOS B DE LOS PÍAS.
SALTO A LA INDICACIÓNCHIPM.-
0C93
0C95
-ETNVL: INDICACIÓN ENTRADA NO VALIDA.-LOCÁLIZACIÓN: 0C7A-0C9E-FUNCIÓN: EN FORMA ALTERNATIVA ESCRIBE EN EL DISPLAY LA I-DENTIFICACION DEL CIRCUITO INTEGRADO A PROBARSE Y ENCIEN-DE EL LED ROJO, A SU FINALIZACIÓN 'SALTA A ELREB.-DATOS DE ENTRADA: IDENTIFICACIÓN DEL CIRCUITO A PROBARSE,CONTENIDA EN ACSG1 -> ACSG7.-DATOS DE SALIDA: IDENTIFICACIÓN DEL CIRCUITO A PROBARSE,ESCRITA EN EL DISPLAY.-REGISTROS ALTERADOS: ACM. A, ACM. B, INDC. --SUBRUTINAS LLAMADAS: SESDS.
0C7A So 05 ETNVL1 LDAA #$05•#•
0C7C 36 ETNVL2 PSHA
0C7D CE 001E LDX
0CS0 DF ID ETNVL3 STX RINH2
26 FA
32
BNE
PULA
0CS20CB5
0C87
0CBS
0CSA0CSC0CSF0C90
BDDE
09
26
CóF708SC
0DC1ID •
F¿>
293008
7527
-*•JSRLDX
DEX
BNE*LDAESTAB
ETNVL4- INXCPX
SESDS 1RINH2
ETNVL3
#$29P2APR-
#$7527
ETNVL4
NUMERO DE VECES QUE SEREPITE LA SECUENCIA.SE ALMACENA EL NUMERO AN-TERIOR, PUES SERA ALTERA-DO EN SESDS.NUMERO DE VECES QUE SEESCRIBE EN EL DISPLAY.SE ALMACENA EL NUMERO AN-TERIOR, PUES SERA ALTERA-DO EN SESDS.SUBRUT.ESCRIT.EN DISPAY.SE RECUPERA EL VALOR DELRGSTR. INDC. ANTERIOR ASESDS.NUMERO DE VECES QUE SEESCRIBE EN EL DISPLAYTERMINADO?NO: SE ESCRIBE NUEVAMENTEEN EL DISPLAY..
SI: LED ENCENDIDO ROJO.
TPO. DE ENCENDIDO DE LED(0.3 SEG) TERMINADO?NO: CONTINUA HASTA TERMI-NARLO.SI: SE RECUPERA EL VALORDEL ACM. A ANTERIOR ASEBDS.
120
0C96 4A
0C97
0C99
DECA
26 E3
7E 0A0C
ETNVL2ENE*JMP ELREB1END
NUMERO DE VECES QUE SEREPITE LA SECUENCIA TER-MINADO?NO: SE REPITE LA SECUEN-CIA.SI: SALTA A ELREB.
SBCRR: INDICACIÓN SOERECORRIENTE.LOCALIZACION-" 0C9C-0D01FUNCIÓN: DESACTIVA LA INTERFACE EQUIPO/CIRCUITO EN PRUE-BA Y A CONTINUACIÓN, EN FORMA ALTERNATIVA, ESCRIBE EN ELDISPLAY LA INDICACIÓN " - S.C.-" (SOBRECORRIENTE) Y EN-CIENDE EL LED ROJO. FINALMENTE, CARGA EN ACSG1 -> ACSG7LOS CÓDIGOS PARA EL DISPLAY DE LA IDENTIFICACIÓN DEL CIR-CUITO PROBADO Y SALTA A ELREB.DATOS DE ENTRADA= ACTIVACIÓN DE LA INTERRUPCIÓN IRQ PORDETECCIÓN DE SOBRECORRIENTE MEDIANTE HARDWARE. IDENTIFI-CACIÓN DEL CIRCUITO INTEGRADO PROBADO, CONTENIDA EN ACSG1-> ACSG7-.DATOS DE SALIDA: INDICACIÓN "- S.C.-" ESCRITA EN EL DIS-PLAY E IDENTIFICACIÓN DEL CIRCUITO INTEGRADO PROBADO CAR-GADA EN ACSG1 ~> ACSG7.REGISTROS ALTERADOS: ACM. A, ACM. E, INDC.SUBRUTINAS LLAMADAS: SDSIF, SESDS.
0C9C
0C9D
0CA00CA10CA40CA70CAA0CAD0CB00CB20CB4(3CE50CE8
0CBA0CBD0CC00CC20CC30CC50CC70CC90CCC0CCE0CD10CQ3
0F
ED
4FE7B7E7B7CEA6A708ac26
F6F7D75FD7D7D7F6D7F6D786
0E37
30(37300B3006300A000E0014
0012F6
081D000B11
0C0E100S1C0D081E0F05
SBCRR1
SBCRR-;
SEI
JSR
CLRASTAASTAASTAASTAALDXLDAASTAAINXCPXENE
LDABSTAESTABCLRBSTABSTABSTABLDABSTABLDABSTAELDAA* •
SDSIF1
P1BCRP2ECRP1BDRP2BDR#ACSG1$00, X$14, X
#ACSG3SBCRR2
CSGCRACSG1ACSG7
ACSG2ACSG4ACSG6CSGMSACSG3CSGMCACSG5#$05
DETECCIÓN DE SOBRECO-RRIENTE DESACTIVADA.SUBRUT. DESACTIVACIÓN DEINTERFACE.DESACTIVACIÓN DE LOS PÓR-TICOS E DE LOS PÍAS.
REINICIALIZACION 4* 1 DERAM: CONTENIDO DE LOCS.ACSG1 -> ACSG7 (CÓDIGOSPARA EL DISPLAY DE LA I-DENTIFICACION DEL CIRCUI-TO PROBADO) SE TRANSFIEREA LOCS. 1F -> 25.SE CARGAN LAS LOCS. ACSG1-> ACSG7 CON LOS CÓDIGOSPARA EL DISPLAY CORRES-PONDIENTES A "- S.C.-11.
NUMERO DE VECES QUE SEREPITE LA SECUENCIA,
121
0CD50CD6
0CD9
0CDB0CDE
0CE0
0CE1
0CE30CE50CES0CÉ9
0CEC
0CEE0CEF
0CF0
0CF2
0CF50CF70CF90CFA0CFD0CFF
36CE
DF
BDDE.
09
20
C6F708SC
26
324A
26
CE
E6E703SC267E
001E
ID
0DC1ID
F6
29300S
7527
. FA
E3
000B
1400
00.12F60A0C
SBCRR3 PSHALDX•fr
SBCRR4 STX**JSRLDX -
•X-
DEX
• BNE*LDABSTAB
SBCRR5 INXCPX
BNE.
PULADECA*
BNE*LDX
*SBCRRÓ LDAB
STABINXCPXBNEJMPEND
#$001E
RIIMH2
SESDS 1RINH2
SECRR4
#$29P2APR
#$7527
SBCRR5
SECRR3
#ACSG1
$14, X$00, X
#ACSG8SBCRR6ELREB1
NUMERO DE VECES QUE SEESCRIBE EN EL DISPLAY.SE ALMACENA EL NUMERO AN-TERIOR, PUES SERA ALTERA-DO EN SESDS.SUERUT.ESCRIT-EN DISPLAY.SE RECUPERA EL VALOR DELRGSTR. INDC. ANTERIOR ASESDS.NUMERO DE ESCRITURAS ENDISPLAY TERMINADO?NO: S£ ESCRIBE NUEVAMENTEEN EL DISPLAY.
SI: LED ENCENDIDO ROJO.
TPO. DE LED ENCENDIDO(0.3 SEG) TERMINADO?NO: CONTINUA HASTA TERMI-NARLO.
Si: NUMERO DE REPETICIO-NES DE SECUENCIA TERMINA-DO?NO: SE REPITE LA SECUEN-CIA.REINICIALIZACION # 2 DERAM: CONTENIDO DE LOCS.1F ~> 25 SE TRANSFIERE ALOCS. ACSG1 -> ACSG7.
SALTA A ELREB.
-CHIPE: INDICACIÓN CIRCUITO INTEGRADO BIEN.-LOCÁLIZACIÓN! 0D02-0D1F-FUNCIÓN: DESACTIVA LA INTERFACE EQUIPO/CIRCUITO PROBADOPARA LUEGO, EN FORMA'SIMULTANEA, ESCRIBIR EN EL DISPLAYLA IDENTIFICACIÓN DE ESTE CIRCUITO Y ENCENDER EL LEDVERDE. FINALMENTE SALTA A ELREB.-DATOS DE ENTRADA: CÓDIGOS PARA DISPLAY DE LA IDENTIFICA-CIÓN DEL CIRCUITO PROBADO, CONTENIDOS EN ACSG1 -> ACSG7.-DATOS DE SALIDA: IDENTIFICACIÓN DEL CIRCUITO PROBADO ES-CRITA EN EL DISPLAY.-REGISTROS ALTERADOS: ACM. A, ACM. B, INDC.-SUBRUTINAS LLAMADAS: SDSIF, SESDS.
0D02 BD 0E37 CHIPB1 JSR*
0D05 CE 00F0 LDX
SDSIF1 SUBRUT. DESACTIVACIÓN DEINTERFACE.•
#$00F0 NUMERO DE ESCRITURAS EN
122
0D08 DF ID
0D1A 09
0D1B
0D1D
CHIPE2
0D0A0D0D0D0F0D120D15
0D16
0D1S
EDC6F7CE09
26
DE
0DC10930080530
FD
ID
CHIPB3
26 EE
7E 0A0C
-*STX*•*#•JSRLDAESTABLDXDEX•*•ENE*LDX
•*•DEX
*ENE
JMPEND
RINH2
SESDS1#$09P2APR#$0580
CHIPB3
RINH2
CHIPE2
ELREB1
DISPLAY Y LED VERDE EN-CENDIDO.SE ALMACENA EL NUMERO AN-TERIOR, PUES SERA ALTERA-DO EN SESOS Y EN INSTRUC-CIONES SIGUIENTES.SUERUT.ESCRIT.EN DISPLAY.
LED VERDE ENCENDIDO.
TPO. DE LED VERDE ENCEN-DIDO HA TERMINADO?N0= CONTINUA HASTA TERMI-NARLO.SE RECUPERA EL VALOR DELRGSTR. INDC. ANTERIOR ASESDS.SI= NUMERO DE REPETICIO-NES DE LA SECUENCIA TER-MINADO?NO: SE REPITE LA SECUEN-CIA.SI: SALTA A ELREE.
##******#*#**##*
CHIPM: INDICACIÓN CIRCUITO INTEGRADO MAL.LOCALIZACIGNs 0D20-0D3DFUNCIÓN: DESACTIVA LA INTERFACE EQUIPO/CIRCUITO PROBADOPARA LUEGO, EN FORMA SIMULTANEA, ESCRIBIR EN EL DISPLAYLA IDENTIFICACIÓN DE ESTE CIRCUITO Y ENCENDER EL LED RO-JO. FINALMENTE SALTA A ELREE.DATOS DE ENTRADA: CÓDIGOS PARA DISPLAY DE LA IDENTIFICA-CIÓN DEL CIRCUITO PROSADO, CONTENIDOS EN ACSG1 -> ACSG7.DATOS DE SALIDA: IDENTIFICACIÓN DEL CIRCUITO PROBADO ES-CRITA EN EL DISPLAY.REGISTROS ALTERADOS: ACM. A, ACM. E, INDC.SUERUTINAS LLAMADAS-' SDSIF, SEBOS.
0D20
0D23
0D26
0D2S0D2E0D2D0D300D33
ED
CE
DF
EDCóF7CE09
0E37
00F0
ÍD
0DC129300805S0
CHIPM1
CHIPM2
CHIPM3
0D34 26 FD
JSR*LDX*#STX*
*JSRLDAESTABLDXDEX*ENE*
SDSIF1
#$00F0
RINH2
SESDSI#$29P2APR#$0580
CHIFM3
SUBRUT- DESACTIVACIÓN DEINTERFACE.NUMERO DE ESCRITURAS ENDISPLAY Y LED ROJO ENCEN-DIDO.SE ALMACENA EL NUMERO AN-TERIOR, PUES SERA ALTERA-DO EN SESDS Y EN INSTRUC-CIONES SIGUIENTES.SUERUT.ESCRIT.EN DISPLAY.
LED ROJO ENCENDIDO.
TPO. DE LED ROJO ENCENDI-DO HA TERMINADO?N0= CONTINUA HASTA TERMI-NARLO.
123
0D36 DE ID
0D3S 09
0Do9
0D3B
26 EE
7E 0A0C
LDX**QEX
BNE*JMPEND
RIIMH2 SE RECUPERA EL VALOR DELRGSTR. INDC. ANTERIOR ASESOS.SI: NUMERO DE REPETÍ CIÓ-NES DE LA SECUENCIA TER-MINADO? .
CHIPM2 NO: BE REPITE LA SECUEN-• CÍA.
ELREB1 Si: SALTA A ELREE.
######*#######
0D3E
0D40
0D57
0D590D5E
-NOPRG: INDICACIÓN NO PROGRAMADO.-LOCALIZACIQN: 0D3E~0D6A-FUNCIÓN: ESCRIBE EN EL DISPLAY LACUITO INTEGRADO A PROBARSE CON EL
IDENTIFICACIÓN DEL CIR-LED VERDE ENCENDIDO,
CON EL LED ROJO ENCENDIDO. FINALMENTE SAL-
DE LA IDENTIFI-CONTENIDOS EN
ALTERNADAMENTETA A INRAM-DATOS DE ENTRADA-' CÓDIGOS PARA EL DISPLAYCACION DEL CIRCUITO INTEGRADO A PROBARSE,ACSSÍ -> ACSG7»-DATOS DE SALIDA: IDENTIFICACIÓN DEL CIRCUITO A PROBARSEESCRITA EN EL DISPLAY.-REGISTROS ALTERADOS: ACM. A, ACM. B, INDC.-SUBRUTINAS LLAMADAS: SESOS.
So 05
36
0D41 CE 0013
0044 DF ID
0D4Ó0D490D4E0D4E.00510D52
BDC6F7CE0926
0DC109300S0580
FD
0D54 DE ID
Í3D56 09
26 EB
C6 29F7 30(33
NOPRG1
NOPRG2
NOPRG3
NOPRG4
LDAA*PSHA**LDX
LDX
•#DEX
BNE
LDABSTAB
#$05
#$0018
STX**JSRLDABSTABLDXDEXBNE*
RINH2
SESDS1#$09P2APR#$0530
NOPRG4
RINH2
NOPRG3
#$29P2APR
NUMERO DE VECES QUE SEREPITE LA SECUENCIA.SE ALMACENA EL NUMERO AN-TERIOR, PUES SERA ALTERA-DO EN SESDS.NUMERO DE ESCRITURAS ENDISPLAY Y ENCENDIDO DELED VERDE.SE ALMACENA EL NUMERO AN-TERIOR, PUES SERA ALTERA-DO EN SESDS.SUBRUT.ESCRIT.EN DISPLAY.
LED VERDE ENCENDIDO.
TPO. DE ENCENDIDO DE LEDVERDE TERMINADO?NO: CONTINUA HASTA TERMI-NARLO.SI: BE RECUPERA EL VALORDEL RGSTR. INDC. ANTERIORA SESDS.NUMERO DE ESCRITURAS ENDISPLAY Y LED ENCENDIDOVERDE TERMINADO?NO: CONTINUA HASTA TERMI-NARLO.
SI: LED ENCENDIDO ROJO.
124
0D5E 080D5F SC 7527
0D62 26 FA
0D64 32
0D65 4A
0D66 26 D8
0D68 7E 09F4
NOPRG5 INXCPX #$7527 TPO. DE LED ENCENDIDO
(0.3 SEG) TERMINADO?NO: CONTINUA HASTA TERMI-NARLO.SI: SE RECUPERA EL VALORDEL ACM. A ANTERIOR ASESDS.NUMERO DE VECES QUE SE •REPITE LA SECUENCIA TER-MINADO?
NOPRG2 NO: SE REPITE LA SECUEN-CIA.
INRAM1 SI: SALTA A INRAM.
BNE NOPRG5
PULA•#•
DECA•#
ENE*JMPEND
-FLLEQ: INDICACIÓN FALLA DE EQUIPO-LOCALIZACION: 0D6B-0DC0-FUNCIÓN: DESACTIVA LA IMTERFACE EQUIPO/CIRCUITO Y A CON-TINUACIÓN, EN FORMA ALTERNATIVA, ESCRIBE EN EL DISPLAY LAINDICACIÓN "- F.EROJO. FINALIZA ENWAI, DEL QUE SALERRUPCION NMI) O ACION RESET).-DATOS DE ENTRADA: NINGUNO,=FF) 31 PROVIENE DE RSMNL.-DATOS DE-REGISTROS-SUBRUTINAS
~" (FALLA DE EQUIPO) Y ENCIENDE EL LEDEL LAZO DE ESPERA DE LA INSTRUCCIÓNÚNICAMENTE MEDIANTE RESET MANUAL (INTE-LA ENERGIZACION DEL EQUIPO (INTERRUP-
0D6B BD Í3E37
0DÓE0D710D740D760D770D790D7E0D7D0DB0 ,0DS20DS50DS7
0DS90DSA
0D8D
0D3F0D92
B6E7974F979797B697B69786
36CE
DF
BDDE
0S1D000B11
0C0E1008200D0S1F0F05
001E
ID
0DC1ID
ALIDA: INDICACIÓN " - F.lALTERADOS: ACM.. A, ACM.LLAMADAS: SDSIF, .SESDS
FLLEQ 1
FLLEQ2
FLLEQ3
JSR
LDAASTAASTAACLRASTAASTAASTAALDAASTAALDAASTAALDAA#-PSHALDX•X-
STX*•*JSRLDX*
SDSIF1 S1T 11 1
CSGCR S,ACSGl -:ACSG7 P
P'ACSG2ACSG4ACSG6CSGMFACSG3CSGMEACSG5#$05 NI
R
#$001E N1
ERINH2 SI
PS
SESDS1 SRINH2 SI
R
SI PROVIENE DE AUTST. (EFLLE)«
:.-" ESCRITA EN DISPLAY.E, INDC., STACK PNTR.
SUERUT. DESACTIVACIÓN DEINTERFACE.SE CARGAN LAS LOCS. ACSGl-> ACSG7 CON LOS CÓDIGOSPARA EL DISPLAY CORRES-PONDIENTES A "- F.E.-".
NUMERO DE VECES QUE SEREPITE LA SECUENCIA..
NUMERO DE VECES QUE SEESCRIBE EN EL DISPLAY.SE ALMACENA ESTE NUMERO,PUES SERA ALTERADO EN LASIGUIENTE SUBRUTINA.SUBRUT.ESCRIT.EN DISPLAY.SE RECUPERA EL VALOR DELRGSTR. INDC. ANTERIOR A
125
0D94 09
0D95 26
0D97 Có0D99 F70D9C 080D9D SC
0DA0 26
0DA2 320DA3 4A
0DA4 26
Fó
293003
7527
FA
0DA60DA90DAC0DAE0DB1
0DB40DB70DBA0DBD0DC0
B7E7C6F7F7
E7B7B7B73E
30053009383007300B
300430003008300A
FLLEQ4
DEX
BNE•*LDABSTABINXCPX
BNE•jfPULADECA
STAASTAASTAASTAAWAI#••*•
•#•*END
FLLEQ3
#$29P2APR
#$7527
FLLEQ4
BNE*STAASTAALDABSTABSTAB
FLLEQ
P1ACRP2ACR#$38P1BCRP2ECR
P1ADRP1BDRP2ADRP2BDR
SESOS.NUMERO DE ESCRITURAS ENEL DISPLAY TERMINADO?NO: SE ESCRIBE NUEVAMENTEEN EL DISPLAY.
Si: LED ENCENDIDO ROJO.
TPO. DE LED ENCENDIDO(0.3 3EG) TERMINADO?NO: CONTINUA HASTA TERMI-NARLO.
Si: NUMERO DE REPETICIO-NES DE SECUENCIA TERMINA-DO?NO: SE REPITE LA SECUEN-CIA.SI: DESACTIVACIÓN DE LOSPÓRTICOS A DE LOS PÍAS.LAS LINEAS DE CONTROL/IN-TERFACE CB2 DE LOS PÍAS 1Y 2 SON ACTIVADAS PARAPONER EN ALTA IMPEDANCIAA LOS EUFFERS DE TRANSFE-RENCIA ENTRE PÍAS.LOS PÓRTICOS A Y E DE LOSPÍAS SON PUESTOS COMO EN-TRADAS, Y. DESELECCIONADOS.
SE CONTINUA EN EL LAZO DEESPERA HASTA QUE SE PRO-DUZCA UNA DE LAS INTE-RRUPCIONES "NMI" (RESETMANUAL) O "RESET" (A LAENERGIZACION DEL EQUIPO).
-SESDS: SUBRUTINA ESCRITURA EN EL DISPLAY.-LOCALIZACION: 0DC1-0DF4-FUNCIÓN: EN FORMA CONSECUTIVA ACTIVA LOS SEGMENTOS DE LOSDISPLAYS CON LOS CÓDIGOS PARA DISPLAY CONTENIDOS EN LASLOCALIDADES ACSGi -> ACSG7.-DATOS DE ENTRADA: CONTENIDO DE LAS LOCALIDADES ACSGI ->ACSG7.
-DATOS DE SALIDA: INDICACIÓN VISUAL, EN EL DISPLAY, DE LOSCÓDIGOS TOMADOS DE ACSGI -> ACSG7.
-REGISTROS ALTERADOS: ACM. A, ACM. E, INDC.-SUBRUTINAS LLAMADAS: NINGUNA-
0DC10DC20DC50DC80DC9
4FB7B743B7
30053009
3004
SESDS1 CLRASTAASTAACOMASTAA
P1ACRP2ACR
P1ADR
INICIALIZACION DE PÍAS:
PÍA 1, PÓRTICO A CONFIGU-
126
0DCC B7 3008
0DCF C6 £340DD1 F7 3005
0DD4 F7 3009
0DD7 CE 000A
0DDA Có 11
0DDC 43
0DDD E 7 3004 SESDS2
0DE0 5C
0DE1 F7 30080DE4 Cl 190DEÓ 26 010DES 39
0DE9 08 .
0DEA A6 00
0DEC E7 3004
0DEF 4F
0DF0 4C
0DF1 20 FD
0DF3 20 ES
SESDS3
STAA P2ADR#LDAE #$04STAE P1ACR#STAE P2ACR
LDX #ACSGA
P1APR
LDAE#****#**COMA**STAA
INCE*STAECMPEENERTS##INX#•*
LDAA $00,X
P2APR#$19SESDS3
•#STAA#•CLRA*
SESDS4 INCA#ENE•#ERA*#END
P1APR
SESDS4
SESDS2
RADO COMO SALIDAS.PÍA 2, PÓRTICO A CONFIGU-RADO COMO SALIDAS.
PÍA 1, RGSTR. PERIF.ERICOA SELECCIONADO.PÍA 2, RGSTR. PERIFÉRICOA SELECCIONADO.SE INICIALIZA EL RGSTR.INDC. CON LA DIRECCIÓN DELA LOCALIZACION ANTERIORA LA QUE CONTIENE EL PRI-MER CÓDIGO PARA DISPLAY.SE INICIALIZA EL ACM. ECON UN VALOR QUE DETERMI-NARA LA HABILITACIÓN DELA LINEA ANTERIOR A LADEL PRIMER DISPLAY Y LAACTIVACIÓN DE LOS EUFFERSDÉ TRES ESTADOS EN LA SA-LIDA DEL PÍA 1 POR SUPÓRTICO A.SE INICIALIZA EL ACM- ACON EL CÓDIGO PARA DIS-PLAY DESACTIVADO.SEGMENTOS DEL DISPLAYDESACTIVADOS PARA EL CAM-BIO AL SIGUIENTE.CAMBIO AL SIGUIENTE DIS-PLAY.DISPAY ACTIVADO.
EARRIDO TERMINADO?SI= FIN DE LA SUBRUTINA,SE RETORNA AL PROGRAMAPRINCIPAL.NO: INCREMENTA EL RGSTR.ÍNDICE PARA TOMAR AL SI-GUIENTE CÓDIGO" PARA DIS-PLAY.SE CARGA EL ACM. A CON ELSIGUIENTE CÓDIGO PARADISPLAY.SEGMENTOS DE DISPLAY AC-TIVADOS.SE INICIA TPO. DE ENCEN-DIDO DE DISPLAY.TPO. DE ENCENDIDO DE DIS-PLAY TERMINADO?NO: CONTINUA HASTA TERMI-NARLO.SI: SEGMENTOS DEL DISPLAYDESACTIVADOS PARA CAMBIOAL SIGUIENTE.
##*##***
127
-SLCTC: SUBRUTINA LECTURA DEL TECLADO.-LOCALIZACIGN: 0DF5-0E36-FUNCIÓN: DE ACUERDO A LA TECLA PRESIONADA, Y HACIENDO USODE LA TABLA DE CÓDIGOS DE TECLA, CARGA EL ACM. A CON ELCÓDIGO CORRESPONDIENTE. CARGA EL VALOR CERO O UNO EN LABANDERA C, RESPECTIVAMENTE, PARA EL CASO DE LECTURA NOVALIDA (NINGUNA O MAS DE UNA TECLA PRESIONADA) O PARA ELCASO DE LECTURA VALIDA (SOLAMENTE UNA TECLA PRESIONADA).-DATOS DE ENTRADA: TECLA PRESIONADA. TABLA DE CÓDIGOS DETECLA.-DATOS DE SALIDA:LOC: ACM. A
RINH1/RINL1
BAND. CEAND. C
-REGISTROS ALTERADOS:-SUBRUTINAS LLAMADAS:
CONT: CÓDIGO DE LA TECLA PRESIONADA.XH/XL = LOCALIDAD DE LA TABLA DECÓDIGOS DE TECLA CORRESPONDIENTELA TECLA PRESIONADA.0 PARA LECTURA NO VALIDA.1 PARA LECTURA VALIDA.
ACM. A, ACM. B, INDC.NINGUNA
0DF50DF60DF90DFC
0DFF0E00
0E030E05
0E0S
0E0B0E0C
0E0F
4FB7B7B7
43B7
C6F7
F7
4FB7
B6
SLCTC1300530093004
300S
043005
3009
300S
3004
CLRASTAASTAASTAA
COMASTAA*LDABSTAB*STAB
CLRASTAA
LDAA
P1ACRP2ACRP1ADR
P2ADR
#$04P1ACR
P2ACR
P2APR
P1APR
0E120E130E15
0E1B0E1C
0E1F
(3E20
0E22
43Có 01F7 3008
0E18 F6 3004
53CE 07FF
11
27 11
24 00
COMALDABSTAB
LDAB*COMELDX•K-
*
#$01P2APR
P1APR
#CTCLA
CBA#BEQ
BCC
SLCTC4
SLCTC2
INICIALIZACION DE PÍAS:
PÍA 1, PÓRTICO A CONFIGU-RADO COMO ENTRADAS.
PÍA 2, PÓRTICO A CONFIGU-RADO COMO SALIDAS.
PÍA 1, RGSTR. PERIFÉRICOA SELECCIONADO.PÍA 2, RGSTR. PERIFÉRICOA SELECCIONADO.
INICIALIZACION DE PÍA 2PARA LECTURA DE COLMNA 1.COLMNA 1 ES TRANSFERIDA AACM. A.
INICIALIZACION DE PÍA 2PARA LECTURA DE COLMNA 2.COLMNA 2 ES TRANSFERIDA AACM. B.
EL RGSTR.INDC. ES INICIA-LIZADO PARA APUNTAR A LADIRECCIÓN ANTERIOR A LADEL PJUMER CÓDIGO DE TE-CLA DE LA COLUMNA 1 DE LATABLA CORRESPONDIENTE.CONTIENEN LOS DOS ACUMU-LADORES VALORES IGUALES?SI: LECTURA NO VALIDA,CONTINUA EN SLCTC4.NO= ACM.A > ACM.B ?SI: CONTINUA EN SLCTC2.
128
0E240E250E2Ó0E27
0E2F
0E31
0E33
0E34
301733CE (3807
0E2A0E2B
0E2D 08
0E2E 44
06SLCTC
SLCTC3
FC
01
0C
A6
0E36 39
PSHATEAPULELDX*****TSTBENE*INX**LSRA*****#EHI*BEQ
SLCTC4 CLC*
00 SLCTC5 LDAA
RTS**END
N0= SE INTERCAMBIAN LOSCONTENIDOS DE LOS ACUMU-LADORES.
&CTCL7 EL RGSTR. INDC. ES INICIA-LIZADO PARA APUNTAR A LADIRECCIÓN ANTERIOR A LADEL PRIMER CÓDIGO DE TE-CLA DE LA COLUMNA 2 DE LATABLA CORRESPONDIENTE.ACM.E=0?
SLCTC4 NO: LECTURA NO VALIDA,SALTA -A SLCTC4.SI : RGSTR. INDC. APUNTA ALSIGUIENTE CÓDIGO DE TECLADE LA TABLA.EL CONTENIDO DEL ACM. A SEDESPLAZA UN BIT HACIA LA
- DERECHA, EL BIT MAS SIS-NI FI CATIVO ES OCUPADO PORUN CERO, EL MENOS SIGNI-FI CATIVO PASA A LA BANDE-RA C.
SLCTC3 BAND. Z=0? O BAND. C=0?Si: REGRESA A SLCTC3.
SLCTC5 NO: ACM. A=0?Si: LECTURA VALIDA, SALTAA SLCTC5.NO : LECTURA NO VALIDA SEPONE CERO EN BANDERA C.
$00, X ACM. A ES CARGADO CON ELCÓDIGO DE TECLA DE UNALECTURA VALIDA; EL RGSTR.INDC. APUNTA A LA LOCALI-DAD QUE CONTIENE A DICHOCÓDIGO.FIN DE LA SUBRUTINA, SERETORNA AL PROGRAMA PRIN-CIPAL.
-SDSIF: SUBRUTINA DESACTIVACIÓN DE INTERFACE.-LOCALIZACION: 0E37-0E53-FUNCIÓN: DESACTIVA TODAS LAS CONFIGURACIONES POSIBLES DEINTERFACE EQUIPO/CIRCUITO EN PRUEBA.-DATOS DE ENTRADA^ NINGUNO.-DATOS DE SALIDA-' NINGUNO.-REGISTROS ALTERADOS: ACM. A--SUERUTINAS LLAMADAS: NINGUNA-
0E37 4F SDSIFI CLRA INICIALIZACION DEPÓRTICO A =
PÍA
0E3S0E3B0E3C
5009E743B7 300S
STAA P2ACRCOMASTAA P2ADR•#
PÍA 2, PÓRTICO A CONFIGU-RADO COMO SALIDAS-
129
0E3F So 040E41 B7 3009
0E440E460E490E4B0E4E0E500E33
86B7BóB7SoB739
0F30084F30080F300S
LDAASTAA•*LDAASTAALDAASTAALDAASTAARTS-*
#$04P2ACR
#$0FP2APR#$4FP2APR#$£3FP2APR
END
PÍA 2 PÓRTICO AT RGSTR.PERIFÉRICO SELECCIONADO.DEL PÍA 2, PÓRTICO A SALEEL PULSO QUE DESACTIVA ATODAS LAS CUATRO POSIBLESCONFIGURACIONES DE ÍNTER-FACE EQUIPO/CIRCUITO ENPRUEBA.FIN DE LA SUBRUTINA, SERETORNA AL PROGRAMA PRIN-CIPAL.
3.8.1.- DEFINICIÓN DE ETIQUETAS DE LOCALIDADES DE RAM < * )
ACBGA EQU Í000A
ACSG1*
ACSG2
ACSG3•*•ACSG4
ACSG5*AC3GÓ
ACSG7
ACSG8
ACTC1ACTC2ACTC3
EQU $000B
EQU $0C(**
EQU $0D
EQU $0E
EQU $0F
EQU $10
EQU $11
EQU $0012
EQU $02EQU $03EQU $04
LOCALIDAD ANTERIOR ATEMPORAL DE CÓDIGOSDISPLAY.CÓDIGO DE SEGMENTOSMER CARÁCTER.CÓDIGO DE SEGMENTOSGUNDO CARÁCTER.CÓDIGO DE SEGMENTOSCER CARÁCTER.CÓDIGO DE SEGMENTOSTO CARÁCTER-CÓDIGO DE SEGMENTOSTO CARÁCTER.CÓDIGO DE SEGMENTOSCARÁCTER.CÓDIGO DE SEGMENTOSTIMO CARÁCTER.CÓDIGO DE SEGMENTOSVO CARÁCTER.CÓDIGO DE TECLA DELCÓDIGO DE TECLA DELCÓDIGO DE TECLA DEL
LAS DE ALMACENAMIENTODE SEGMENTOS PARA EL
PARA DISPLAY DEL PRI-
PARA DISPLAY DEL SE-
PARA DISPLAY DEL TER-
PARA DISPLAY DEL CUAR-
PARA DISPLAY DEL'QUIN-
PARA DISPLAY DEL SEXTO
PARA DISPLAY DEL SEP-
PARA DISPLAY DEL OCTA-
PRIMER CARÁCTER.SEGUNDO CARÁCTER,TERCER CARÁCTER.
(*) NOTA.- EL LISTADO COMPLETO DE LAS DIRECCIONES TANTO RAM CO-MO ROM, EN ORDEN DE LOCALIZACION, SUS ETIQUETAS YCONTENIDOS APARECE EN EL APÉNDICE ICA) ASIGNACIONESDE MEMORIA RAM, Y I£N EL APÉNDICE ICE) ASIGNACIONESDE MEMORIA ROM.
(*#)NOTA.- LAS DIRECCIONES DE LAS LOCALIDADES CONSTAN DE DOS OCUATRO DÍGITOS HEXADECIMALES SEGÚN SE LAS USE CONDIRECCIONAMIENTO DIRECTO O EXTENDIDO.
130
ACTC4ACTC5ACTCÓACTC7ACTC8BFLLECTCLA*EH100•*EH010#EH001#•IBCDA*•IBCD0IBCD1IBCD2IHDCH•#•PLBDH•##*#PLBDL**•**P1ACRP1ADR*P1APRP1BCRP1BDR#P1BPRP2ACRP2ADR•*P2APRP2BCRP2BDR#P2BPRRINH1*•*RINL1•*
EQUEQUEQUEQUEQUEQUEQU
EQU
EQU
EQU
EQU
EQUEQUEQUEQU
EQU
EQU
EQUEQU
EQUEQUEQU
EQUEQUEQU
EQUEQUEQU
EQUEQU
EQU
$05$06$0007$0008$09$26$07FF
$17
$18
$19
$0013
$0016$15$14$001A
$1B
$1C
.$3005$3004
$3004$3007$3006
$3006$3009$3008
$3008$300B$300A
$300A$00
$0001
CÓDIGO DE TECLA DEL CUARTO CARÁCTER.CÓDIGO DE TECLA DEL QUINTO CARÁCTER.CÓDIGO DE TECLA DEL SEXTO CARÁCTER.CÓDIGO DE TECLA DEL SÉPTIMO CARÁCTER.CÓDIGO DE TECLA DEL OCTAVO CARÁCTER.BANDERA DE FALLA DE EQUIPO.LOCALIDAD ANTERIOR A LAS DE ALMACENAMIENTOPERMANENTE DE CÓDIGOS DE TECLA.LOCALIDAD PARA EL EQUIVALENTE HEXADECIMALDE 100 (DEC. ) .LOCALIDAD PARA EL EQUIVALENTE HEXADECIMALDE 10 (DEC. ) .LOCALIDAD PARA EL EQUIVALENTE HEXADECIMALDE 1 (DEC. ) .LOCALIDAD ANTERIOR A LAS QUE CONTIENEN LAIDENTIFICACIÓN BCD DEL CIRCUITO EN PRUEBA.IDENTIFICACIÓN BCD DEL CIRCUITO, BYTE 0.IDENTIFICACIÓN BCD DEL CIRCUITO, BYTE 1.IDENTIFICACIÓN BCD DEL CIRCUITO, BYTE 2,IDENTIFICACIÓN HEXADECIMAL DEL CIRCUITO,BYTE MAS SIGNIFICATIVO-LOCALIDAD QUE CONTIENE LA DIRECCIÓN DE LAQUE A SU VEZ CONTIENE LA DIRECCIÓN DE LAPRIMERA LOCALIZACION DEL BLOQUE DE DATOS
• DE COMPROBACIÓN CORRESPONDIENTE, BYTE MASSIGNIFICATIVO,LOCALIDAD QUE CONTIENE LA DIRECCIÓN DE LAQUE A SU VEZ CONTIENE LA DIRECCIÓN DE LAPRIMERA LOCALIZACION DEL BLOQUE DE DATOSDE COMPROBACIÓN CORRESPONDIENTE, EYTE ME-NOS SIGNIFICATIVO.PÍA 1, PÓRTICO A, REGISTRO DE CONTROL-PÍA 1, PÓRTICO A, REGISTRO DE DIRECCIÓNDE DATOS.PÍA 1, PÓRTICO A, REGISTRO PERIFÉRICO.PÍA 1, PÓRTICO E, REGISTRO DE CONTROL.PÍA 1, PÓRTICO E, REGISTRO DE DIRECCIÓNDE DATOS.PÍA 1, PÓRTICO B, REGISTRO PERIFÉRICO.PÍA 2, PÓRTICO A, REGISTRO DE CONTROL.PÍA 2, PÓRTICO A, REGISTRO DE DIRECCIÓNDE DATOS.PÍA 2, PÓRTICO A, REGISTRO PERIFÉRICO.PÍA 2, PÓRTICO E, REGISTRO DE CONTROL.PÍA 2, PÓRTICO E, REGISTRO DE DIRECCIÓNDE DATOS.PÍA 2, PÓRTICO B, REGISTRO PERIFÉRICO.LOCALIDAD DE ALMACENAMIENTO PARA EL REGIS-TRO ÍNDICE, BYTE MAS SIGNIFICATIVO, USADAEN LAS RUTINAS INRAM Y ACRAM.LOCALIDAD DE ALMACENAMIENTO PARA EL REGIS-TRO ÍNDICE, EYTE MENOS SIGNIFICATIVO, USA-
ULRAM
EQU $1D
EQU $0£37F
DA EN LA RUTINA ACRAM.LOCALIDAD DE ALMACENAMIENTO PARA EL RGSTR.ÍNDICE, BYTE MAS SIGNIFICATIVO, USADA ENETNVL, SBCRR, CHIPB, CHIPM, NOPRG, FLLEQ.ULTIMA LOCALIDAD DE RAM.
3.8.2.
131
DEFINICIÓN"DE ETIQUETAS DE LOCALIDADES ROM y CONTENIDOS
CSGCR#CSGMC*CSGME#CSGMF#CSGML*CSGMS•#CTCCRCTCLDCTCLLCTCLPCTCLSCTCL0CTCL4CTCL5CTCL7CTCL9
EQU
EQU
EQU
EQU
EQU
EQU
EQUEQUEQUEQUEQUEQUEQUEQUEQUEQU
$081D
$0S1E
$081F
$032(3
*0S1E
$081C
$0S0D$0S0E$0S0E$080F$080C$0800$0804$0805$0807$0809
DEFB
DEFB
DEFE
DEFB
DEFB
DEFE
DEFBDEFEDEFBDEFBDEFB
. DEFBDEFBDEFEDEFEDEFB
$40
$B9
$F9
$F1
$BS
$ED
$0D$0E*0E$0F$0C$00$04$05$07$09
CÓDIGO DE SEGMENTOS PARADEL CARÁCTER CURSOR (-).CÓDIGO DE SEGMENTOS PARADEL CARÁCTER C.CÓDIGO DE SEGMENTOS PARADEL CARÁCTER E.CÓDIGO DE SEGMENTOS PARADEL CARÁCTER F.CÓDIGO DE SEGMENTOS PARADEL CARÁCTER L.CÓDIGO DE SEGMENTOS PARADEL CARÁCTER S.CÓDIGO DE TECLA CURSOR (-CÓDIGO DE 'TECLA DOBLE C L£CÓDIGO DE TECLA L.CÓDIGO DE TECLA PRUEBA.CÓDIGO DE TECLA S.CÓDIGO DE TECLA 0.CÓDIGO DE TECLA 4,CÓDIGO DE TECLA 5.CÓDIGO DE TECLA 7.CÓDIGO DE TECLA 9.
DISPLÁY
DISPLAY
DISPLÁY
DISPLAY
DISPLÁY
DISPLAY
-) .3) .
Í.9.- DATOS DE COMPROBACIÓN
La información necesaria para la comprobación del estado opera-
ción al de los circuitos integrados esta contenida en ROM, de a-
cuerdo con lo indicado en los dos siguientes apartados.
3. 9. 1 VECTORES DE BLOQUES DE DATOS DE COMPROBACIÓN
Las local i dadas 38 :8 —> 3FF7? tomadas en pares, contienen las
primeras direcciones de los bloques de datos de comprobación de
132
cada una de las circuitos integrados a probarse, o el numero FF
para el caso en el que el bloque de datos para un determinado
circuito no haya sido implernentado. Las identificaciones numé-
ricas de los circuitos a probarse, sus localidades correspon-
dientes y el contenido de estas últimas (primera dirección del
bloque de datos)7 información que es uti 1 izada en la secuencias
DEDTC y PRCMP aparece en la Tabla 3.3 y en forma completa en el
Apéndice II VECTORES DE BLOQUES DE DATOS DE COMPROBACIÓN.
3.9.2.- BLOQUES DE DATOS DE COMPROBACIÓN
Para cada una de las identificaciones numéricas de los circui-
tos integrados a probarse existe un bloque de datos que es usa-
do en la ejecución de la rutina PRCMP. Cada bloque de datos
consta de dos seccianesj la primera corresponde a datos refe-
rentes a la i dentifi cacion del circuito integrado, la segunda
contiene la información para la realización de la prueba en si
misma. En las ' dos secciones, los datos ocupan local i dades de la
memoria ROM en forma sucesiva y ascendente.
El análisis de las diferentes identificaciones literales CH,L,
LS,S), para una misma identificación numérica ( N2 NI N0), con-
duce a dos casos ba'si eos descritos a continuación, de acuerdo
al numero de distribuciones de pines.
PRIMER CASO: DISTRIBUCIÓN DE PINES ÚNICA.
Para una misma, identificación numérica del circuito, las dife-
133
rentes identificaciones literales determinan una distribución
de pines única, permitiendo de esta manera que se consideren a
todas las identifi caeiones como equivalentes a solamente una.
La primera sección del bloque de datos para este caso esta es-
tructurada de la siguiente forma :
LOCALIDADES CONTENIDO
P NUMERO DE IDENTIFICACIONES LITERALES DIFERENTES(EN ESTE CASO ES IGUAL A 01).
P+l/P+2 DIRECCIÓN DEL .PRIMER DATO DE LA SEGUNDA SECCIÓNCs) .
SEGUNDO CASO: DISTRIBUCIÓN DE FINES MÚLTIPLE.
Las diferentes identifi caeiones 1 itérales del circuito, para
una misma i dentifi caeion numeri ca, corresponden a mas de una
distr i bucion de pines. Para este caso, la distribución de las
datos de la primera sección del bloque es la siguiente:
LOCALIDADES CONTENIDO
P NUMERO DE IDENTIFICACIONES LITERALES DIFERENTES(EN ESTE CASO ES MAYOR QUE 01).
p+1—>P+5 DATOS DE LA PRIMERA IDENTIFICACIÓN.
P+ó/P+7 DIRECCIÓN DEL PRIMER DATO DE LA SEGUNDA SECCIÓN(s), PARA LA PRIMERA IDENTIFICACIÓN.
p+S/P+9 DIRECCIÓN ANTERIOR A LA DE LOS DATOS DE LA SEGUN-DA IDENTIFICACIÓN.
p-f-A—>p+E DATOS DE LA SEGUNDA IDENTIFICACIÓN.
P+F/pn-10 DIRECCIÓN DEL PRIMER DATO DE LA SEGUNDA SECCIÓN(s), PARA LA SEGUNDA IDENTIFICACIÓN.
134
P+n-3/p+n-7 DIRECCIÓN ANTERIOR A LA DE LOS DATOS DE LA ULTIMAIDENTIFICACIÓN.
P+n-ó—>p+n-2 DATOS DE LA ULTIMA IDENTIFICACIÓN.
P+n-1—>p+n DIRECCIÓN DEL PRIMER DATO DE LA SEGUNDA SECCIÓN(s), PARA LA ULTIMA IDENTIFICACIÓN.
Para el segundo caso, el primer dato de la primera sección co-
rresponde al número de identificaciones 1 itérales que conducen
a mas de una distribución de pines.
A continuación? para cada una de las identificaciones litera-
les? la información esta contenida en nueve localidades: en las
dos primeras esta la dirección anterior a los datos de la i den-
tifi cacidn, en las cinco siguientes constan los datos de la i —
dentificacion y las dos ultimas contienen la dirección del pri-
mer dato de la segunda sección -
En el casa de la primera identifi cacion no es necesario especi-
fi car la dirección anterior a los datos de la i denti fi cacion»
por- lo tanto, para este caso solo existen siete local i da des.
•• /Los datos de i dentifi cacion corresponden a los códigos de tecla
,»de los caracteres que aparecen en los cinco últimos displays y
el código de tecla cero para los displays no encendidos, para
compararlos con la información conten i da en ACTC3 ——> ACTC7.
En la segunda sección los datos forman un solo grupo si la dis-
tribución de pines es uni ca, mientras que para distribuciones
de pines múltiples hay tantos grupos de datos como distribucio-
nes de pines diferentes existen„
135
Las antedichas grupas de datas de la segunda seccio'n de los
bloques se encuentran a continuación de la primera sección 7 ex-
ceptuando los casos en que existan grupos idénticos que formen
parte de bloques que ya han sido implementados. Para este caso,
se aprovechan los datos contenidos en la segunda sección de un
bloque ya existente y que corresponde a otro circuito integrado
con lo'gica y configuración idénticas.
La distri bucion de los datos en los grupos de la segunda sec-
cio'Vi del bloque es la siguiente:
LOCALIDADES CONTENIDO
s CÓDIGO DE LA CONFIGURACIÓN Vcc/Gnd.
CÓDIGO DE LA CONFIGURACIÓN DE LOS PINES DEL CIR-CUITO INTEGRADO EN PRUEBA:
s+1 ENTRADAS/SALIDAS PÍA 1, PÓRTICO E.'s+2 ENTRADAS/SALIDAS PÍA 2, PÓRTICO B.
s+3 NUMERO DE PRUEBAS A REALIZARSE.
VALORES LÓGICOS'DE LAS ENTRADAS Y RESPUESTAS ES-PERADAS DEL CIRCUITO INTEGRADO, EN LA PRIMERAPRUEBA:
s-M- ESTIMULO: PÍA 1 —> CIRCUITO INTEGRADO. .s+5 ESTIMULO: PÍA 2 —> CIRCUITO INTEGRADO.s+6 RESPUESTA^ CIRCUITO INTEGRADO —> PÍA 1.s+7 RESPUESTA: CIRCUITO INTEGRADO —> PÍA 2,
VALORES LÓGICOS DE LAS ENTRADAS Y RESPUESTAS ES-PERADAS D£L CIRCUITO INTEGRADO, EN LA ULTIMAPRUEBA:
s+n-3 ESTIMULO: PÍA 1 —> CIRCUITO INTEGRADO.s+n-2 ESTIMULO: PÍA 2 —> CIRCUITO INTEGRADO.s+n-1 RESPUESTA-" CIRCUITO INTEGRADO —> PÍA 1.s+n RESPUESTA: CIRCUITO INTEGRADO —> PÍA 2.
El conten i da de las bloques de datos de los circuitos para ser
136
probados ocupa las localidades 1000H —> 2089H de la memoria
ROM, y esta detal lado en el Apéndice III. A continuación se de-
tal la el contenido de tres bloques corno ejemplos expl ícTtivos.
EJEMPLO 1: DISTRIBUCIÓN DE PINES ÚNICA
Existe una sola distribución de pines para todas las identifi-
caciones 7 00, 7H00, 7L00, 7I_S00, 7S00.
LOCALIDAD
1000-P
1001=P+11002=p+2
CONTENIDO
01 NUMERO DE IDENTIFICACIONES (SE CONSIDERAN COMOSOLO UNA, PUESTO QUE TODAS CONDUCEN A LA MISMADISTRIBUCIÓN DE PINES)
1003
DIRECCIÓN DEL PRIMER DATO DE LA SEGUNDA SECCIÓN(s=1003)
0A CÓDIGO DE LA CONFIGURACIÓN Vcc/Gnd
1004=s+l IB CÓDIGO DE ENTRADAS/SALIDAS PÍA 1, PÓRTICO E1005=5+2 ÓC CÓDIGO DE ENTRADAS/SALIDAS PÍA"2, PÓRTICO E
1006=5+: 04 NUMERO DE PRUEBAS A REALIZARSE
100S=s+51009=5+0
100A=s+7
100B=s+8100C=s+9100D=s+A100E=s+B
PRUEBA 1ESTIMULO: PÍAESTIMULO: RJA 2 —>RESPUESTA: CIRCUITO
CIRCUITO INTEGRADOCIRCUITO INTEGRADOINTEGRADO --> PÍA 1
RESPUESTA: CIRCUITO INTEGRADO — PÍA
5248BóDb
PRUEBA 2ESTIMULO: PÍAESTIMULO: PÍA 2 —>RESPUESTA: CIRCUITORESPUESTA: CIRCUITO
CIRCUITO INTEGRADO^CIRCUITO INTEGRADOINTEGRADO —> PÍA 1INTEGRADO —> PÍA 2
100F=B+C1010=s+D1011=s+E1012=s+F
4924ADB7
PRUEBA 3ESTIMULO:ESTIMULO:RESPUESTA:RESPUESTA:
PÍAPÍA 2 —>CIRCUITOCIRCUITO
CIRCUITO INTEGRADOCIRCUITO INTEGRADOINTEGRADO —> PÍA 1INTEGRADO —> PÍA 2
1013=s+101014=5+11
1016=5+13
7F7E9B£D
PRUEBA 4ESTIMULO:ESTIMULO:RESPUESTA
PÍAPÍA 2 —>CIRCUITO
RESPUESTA: CIRCUITO
CIRCUITO INTEGRADOCIRCUITO INTEGRADOINTEGRADO —> PÍA 1INTEGRADO —> PÍA 2
137
EJEMPLO 2: BLOQUE DE DATOS DE COMPROBACIÓN CUYA SEGUNDA SECCIÓN
ES PARTE DE OTRO BLOQUE
Datos de comprobación para el circuito integrado 703, 7H03,
7L03, 7LS03, 7303.
LOCALIDAD CONTENIDO
105C=p 01 NUMERO DE IDENTIFICACIONES (SE CONSIDERAN COMOSOLO UNA, PUESTO QUE TODAS CONDUCEN A LA MISMADISTRIBUCIÓN DE FINES)
105D=p+l 10 DIRECCIÓN DEL PRIMER DATO DE LA SEGUNDA SECCIÓN105E=p+2 03 (s-1003)
En este caso el bloque de datas no tiene segunda seccióni ésta
forma parte de un bloque existente (implementado para el EJEM-
PLO 1) y que presenta lógica y distr i bucicín de pines idénticas.
EJEMPLO 3: DISTRIBUCIÓN DE PINES MÚLTIPLE
Existe mas de una distr i bucidn de pines y esta'n determinadas
por las diferentes identi fi caeiones, de la siguiente manera:
Identificación '01 ==> Primera distribución
Identificación 7H01 =-> Segunda distribución
Identificación 7L01 ~=> Ninguna
I denti fi caeion 7 LS01 =-> Primera distibucidn
Identificacion 'S01 -=> Ninguna
LOCALIDAD CONTENIDO
1017=P 03 NUMERO DE IDENTIFICACIONES DIFERENTES (QUE CON-CONDUCEN A LAS DOS DISTRIBUCIONES DE PINES)
PRIMERA IDENTIFICACIÓN: '01101S=p+l 00 CÓDIGO DE TECLA O
138
1019=p+2101A=p+3101E=p+4101C=p+5
101D=p+6101E=p+7
i0iF=p+s1020=p+9
1021=p+A1022=p+E1023=p+C1024-p+D1025=p+E
1026=p+F1027=p+10
102S=p+ll1029=P+12
102A=p+13102E=p+14102C=p+15102D-P+16102E=p+17
102F=p+181030=p+19
1031=5
1032-s+l1033=s+2
1034=5+3
1035=s+41036=s+51037=s+6103S=s+7
1039=s+8103A=s+9103E=s+A103C=s+B
103D=s+C103E=s+D103F=s+E
010D0000
1031
1020
0E0C00010D
1031
1029
0A00010D00
1003
0A
36_36
04
400089C9
52129EDE
6424AD
CÓDIGO DE TECLA 1CÓDIGO DE TECLA CURSORCÓDIGO DE TECLA 0 (PARA DISPLAY NO UTILIZADO)CÓDIGO DE TECLA 0 (PARA DISPLAY NO UTILIZADO)
DIRECCIÓN DEL PRIMER DATO DE LA SEGUNDA SECCIÓN<s=1031), PARA LA PRIMERA IDENTIFICACIÓN
DIRECCIÓN ANTERIOR A LA DE LOS DATOS DE LA "SE- .GUNDA IDENTIFICACIÓN (p+9=1020)
SEGUNDA IDENTIFICACIÓN: 7LS01CÓDIGO DE TECLA LCÓDIGO DE TECLA SCÓDIGO DE TECLA 0CÓDIGO DE TECLA 1CÓDIGO DE TECLA CURSOR
DIRECCIÓN DEL PRIMER DATO DE LA SEGUNDA SECCIÓN(s=1031)T PARA LA SEGUNDA IDENTIFICACIÓN
DIRECCIÓN ANTERIOR A LA DE LOS DATOS DE LA TER-CERA IDENTIFICACIÓN (p+12=1029)
TERCERA IDENTIFICACIÓN: 7H01CÓDIGO DE TECLA HCÓDIGO DE TECLA 0CÓDIGO DE TECLA 1CÓDIGO DE TECLA CURSORCÓDIGO DE TECLA 0 (PARA DISPLAY NO UTILIZADO)
DIRECCIÓN DEL PRIMER DATO DE LA SEGUNA SECCIÓN<s=1003), PARA LA TERCERA IDENTIFICACIÓN
CÓDIGO DE LA CONFIGURACIÓN Vcc/Gnd
CÓDIGO DE ENTRADAS/SALIDAS PÍA 1, PÓRTICO ECÓDIGO DE ENTRADAS/SALIDAS PÍA 2, PÓRTICO B
NUMERO DE PRUEBAS A REALIZARSE
PRUEBA 1ESTIMULO: PÍA i — :> CIRCUITO INTEGRADOESTIMULO^ PÍA 2 --> CIRCUITO INTEGRADORESPUESTA: CIRCUITO INTEGRADO — > PÍA 1RESPUESTA: CIRCUITO INTEGRADO — > PÍA 2
PRUEBA 2ESTIMULO: PÍA 1 — > CIRCUITO INTEGRADOESTIMULO: PÍA 2 — > CIRCUITO INTEGRADORESPUESTA: CIRCUITO INTEGRADO — > PÍA 1RESPUESTA : CIRCUITO INTEGRADO — >' PÍA 2
PRUEBA 3ESTIMULO: PÍA 1 — > CIRCUITO INTEGRADOESTIMULO: PÍA 2 — > CIRCUITO INTEGRADORESPUESTA: CIRCUITO INTEGRADO — > PÍA i
139
ED RESPUESTA: CIRCUITO INTEGRADO —> PÍA 2
PRUEBA 41041=s+10 7F ESTIMULO: PÍA 1 —•> CIRCUITO INTEGRADO1042=s+10 7E ESTIMULO: PÍA 2 —> CIRCUITO INTEGRADO1043=s+Íl E6 RESPUESTA-' CIRCUITO INTEGRADO —> PÍA 11044=5+12 B7 RESPUESTA-' CIRCUITO INTEGRADO —> PÍA 2
En este caso se ha escogido como primera i dentifi caeion a *01 y
como segunda a 7 LS011 las dos corresponden a una misma distri-
bución de pines cuyos datos de comprobación constan en la se-
gunda sección de este bloque. La segunda identifi caeion s 'H01,
no tiene sus datos de comprobación en este bloque) su segunda
sección forma parte del bloque del EJEMPLO 1. Las i dentifica—
ciernes 'L01 y 7 S01 no han si do tomadas en cuenta puesto que no
corresponden a ninguna distri bucion de pines.
Los datos de las i dentifi caeiones están formados por los códi-
gos de los caracteres alfanumeri eos que denominan al circuito a
ser probado (exceptuando los dos pr imeros: 54 o 74) seguí dos
por el del carácter cursor; estas identificaciones contienen un
máximo de cinco datos, que en caso de no haberlos son completa-
dos por códigos de tecla cero- Esta información también esta
contenida en RAM, en las localidades ACTC3 —•> ACTC7, con la
que es comparada durante la ejecución de la rutina PRCMP.
F" I TOLO IV
x orj
141
4.1.™ CONSTRUCCIÓN DEL EQUIPO
El Probador de Circuitos Integrados TTL ha sido disenado para
trabajar autónomamente en un conjunto compacto que incluye su
propia fuente de poder y el hardware requerida para la entrada»
procesamiento y sal ida de la informacióni además de la ínterfa-
ce con el circuito integrado en prueba, un i co elementa externo
necesario para la comprobación.
En el Apéndice VII, DIAGRAMA GENERAL DE HARDWARE, se puede a-
preciar la distribución e interconexión de todos los- componen-
tes (#), localizadas en cuatro módulos básicos: chasis, tarjeta
de procesamiento? tarjeta de ínterface y panel frontal.
—La fuente de poder regulada 110Vac / 5Vdc que genera el volta-
je Vcc para el funcionamiento del equipo esta montada en el
chasís-j el que además proporciona soporte me can i co a Las tarje-
tas y a los zócalos conectares de estas.
-Todas los circuitos integradas can BUS elementos periféricas
usadas en el probador conforman la tarjeta de procesamiento. En
esta tarjeta se real iza el control del funcionamiento general y
el -trata m i en t o da la i n f o r m a c i é n ,.
C-*) Nota. — El 1 i atada de las componentes y su descripción cons-
ta en el apartado 4=3 MANTENIMIENTO Y DIAGRAMAS (Ta-
bla 4, 1 )
142
-La tarjeta de ínterface cont iene a los relés que efectúan esta
función y a los transistores que los manejan. La tarjeta tam-
bién está constituida por los transistores que activan a ios
displays y a las columnas del teclado asi como por el regulador
para el volt ai Je Vcc7 de polar I z ación del circuito en prueba., el
sistema de detección de sobrecaliente y elementos complementa-
rio s „
~En el panel frontal se encuentran los dispositivos que permi-
ten la operación del equipo par parte del usuario: conmutador y
1 am par a pilota? t e c 1 a do -, d i s p 1 ay * LED bicolor y zócalo para la
i n ser s i on de 1 c i rcu i to i n tegrado a pr obar se.
La ciistr ibuclon de los médulas básicas componentes del har dtuare
P u e d e < •; e r o b s e r- v a d a s n la Figura 4» 1.
PANEL
FRONTAL
CHASIS
FIG- 4.1.- DISTRIBUCIÓN DEL HARDWARE
143
El chasis presenta un plano de tierra tanta para los componen-
tes de las tarjetas corno para la fuente de? poder; a BU vesy la.
tarjeta de procesa rn i e n t G t i e n e u n a n i 11 o i m preso c o n e c t a el o a
tierra en su rededor,, Para evitar que el ruido producida por la
apertura y cierre cíe los relés ínter f i era con las señales del
rni crocomputador-j los componentes cía procesamiento y de interfa-
ce han sido agrupados en dos tarjetas di farentes.
Por tratarse de un prototipo* se ha usado la técnica de entor-
chado paira la interconexión da los elementos constitutivas de
las tarjetas,, Las eventuales variaciones del voltaje Vcc de po-
larización de los circuitos integrados de procesamiento son e—
I .'¡.minadas mediante la conducción a tierra de la componente al-
terna a través de capacitores de desacoplamiento de 0.1 juF. Las
1 irisas del bus de direcciones que conectan con los EPROMs tie-
nen resistencias de pul 1 up de 10KSI en al lugar físicamente mas
alojado d*9l microprocesador5 de acuerda con lo recomendado para
1 a con s ti" -..ice i on de equi po d i g i ta 1 en e 1 cur so NASA STDN DIGÍITAL
SYSTEMS M2.
El hardware ha sida proyectil do para que sus cuatro módulos
can s t i tut i vos sean 1n c1u i dos en un a caj a me tálica de soporte y
pro {'.acción •/ las proyecciones ortogonales del conjunto totalmen-
te ensamblado se presentan en la Figura 4.2.
310mm
50mm
45 mm
FIG. 4.2.- CAJA METÁLICA, PROYECCIONES ORTOGONALES
145
4.2.- PRUEBAS DE FUNCIONAMIENTO
La verificación del funcionamiento de los diferentes circuitos
componentes del equipo fue realizada durante la construcción de
éstos-
Antes de proceder al montaje definitivo de los elementos en sus
tarjetas se determinó la factibi1 i dad del proyecto mediante en-
sayos experimentales parciales? realizadas en pratobaards y con
el concurso de equi pe per i f ér i ca y de prueba.
La detección de sobrecorríente y la acción de control que ésta
produce fue comprobada mediante el uso de carga que sustituía
al circuito en prueba- Posteriormente se usaron integrados que
presentaban cortocircuito o que se los insertó en el zócalo de
pruebas en posición invertida? lo ultimo no produce destrucción
del circuí ta probado ni daño en el equipo.
Se simularan -, ademas, las f al las supuestas a ser detectadas du-
rante la ejecución de la rutina AUTO TEST-, obteniéndose los re—
sultadas esperados-
Se determino que durante la lectura del teclado no se admite el
ingresa de la información 'producida al presionar simultáneamen-
te mas de una tecla y que el efecto de rebote ha sido elimina-
do.
Para conseguir una indicación visual de duración e intensidad
lumi nosa adecuadas en el display se experimentó con diferentes
tiempos de encendido; este ajuste fue efectuada en base de a—
preciación personal y puede ser optimizado en el futuro median-
te el cambio de los respectivos parámetros, contenidos en la
memoria ROM y que corresponden a las diferentes rutinas de in-
146
di cacion.
El software también fue probada simultáneamente can su imple-
mentación, las secuencias y las blaqu.es de datas- elaborados de-
mostraron su. val i des en pruebas a circuitos integradas, antes
de ser grabados en forma definitiva en las EPROMs.
La prueba mas objetiva es la representación en pantalla de los
valores lógicas de respuesta a las diferentes exitaciones a las
que es sometido un circuito integrada en prueba, mediante el
USD de un analisadar lógico.
Las Figuras 4.3 y 4-4 muestran las variaciones de las niveles
de voltaje presentes en las dieciseis terminales del sócala de
pruebas durante la ejecución de estas 5 si trazo superior co-
rresponde al terminal 16 y el inferior al 1,
Para estas demostraciones fueron usados dos circuitos integra-
das 7400? una en buen estada de funcionamiento y otro .que no
trabajaba correctamente- Las conexiones de estos circuitos al
socalo y las datas de respuesta correcta para cada una de las
exitaciones correspondientes a las pruebas a real izarse constan
en el ejemplo descrita en la Figura 1.3.
En la figura 4«3 pueden apreciarse cinco sectores verticales,
e1 pr i mera ocupa e1 ex tremo i zqui er da e i n d i ca el estada de las
t er rn i na 1 es previo a la e J a cu c i ón de la comprobación; los si-
guientes cuatro Héctores presentan las respuestas obten i das del
integrado en cada una de las pruebas y ocupan posiciones suce-
sivas y de igual duración en el eje tiempo (horizontal), sus
147
FIG. 4.3.- PRUEBA DE "CIRCUITO INTEGRADO BIEN"
FIG. 4.4.- PRUEBA DE "CIRCUITO INTEGRADO MAL1
148
niveles corresponden a 1001001110100100, i 10.1 Í01110110110,
1011011110101101 y 1110110110011011-; y son iguales a las res-
puestas de cada una de las pruebas para un circuito integrado
7400 que opera en la forma debida ÍFig,, 1-3) .
La Figura 4.4 presenta en el primer sector vertical (lado iz-
quierdo) a los estados lógicas de los terminales del zócalo an-
t e r i o r es a la p r i m era p r u e b a»
En el segundo sector están representadas los valores correspon-
dientes a la respuesta correcta para la primera prueba realiza-
da, 10010011Í0Í00100..
En el tercer sector pueden apreciarse datos diferentes a la
respuesta esparada en la segunda prueba; en este momento, el
programa de comprobación se interrumpe para proseguir a la se—
cuen cía de i n d i cae i orí Cl r cu i to 1 n tegr a do Mal y 1 os niveles 1 o—
g icos que aparecen a continuación son intrascendentes.
Debe mencionarse que la correcta operación del equipo ha sido
ver i f i cada me d i ari t e e 1 uso de 1 m i sma en 1 a cornpr obac i on de 1
f '_• n c: i o n a iTi i *¿ r. t o d e circuí t as i n t e g r a d a s del Laboratorio de Sis-
temas Digitales..
A demás u el ^r .jh^dor fue somet ido a trabaja in interrumpí da par
ocha harás ruarlas durante tres días y operada par estudiantes
de la Facultad? pues fue a;,puesto en la Casa Abierta de 1987 y
e n 1 a P r i m ?:? r A E x p o s i c i on de P r o t o t i p o s e Investigaciones Indus-
triales de marzo de 1988., organizada por el Instituto de Inves-
t i -j a c i •:.:. r, e? i Tc-ino 1 cg i cas de 1 a Es cus la Politécnica Na c i an a .1, de
acucvdo a le indicado en las dos páginas siguientes.
•*
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A
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arzo
d
e 1988
PROBADOR DE CIRCUITOS INTEGRADOS
RESPONSABLES) : Jaime Velarde
DESCRIPCIÓN:
J5st.fi .equipo permite
realizar pruebas
para determinar
ei
buen
o mal funcionamiento de
una
ífran ffama de
circuitos inte-
grados
di elt^les
de
la
familia
TTL f
Iiócn ca
-
Transí sl.or
- Tran-
sistor ).
ta Les
• como compuertas,
flip
-• flop, contadores, regis-
tros y otros. Para
realizar las
pruebas basta colocar el circuito
integrado en el zócalo
que posee
el equipo, se dígita el respecti-
vo
código
de
identificación
(ejemplo 74-LS08 ) y al presionar
la .tecla Prueba.se desencadenan
las acciones correspondientes en
la verificación del funcionamien-
to del circuito integrado, cuyo
código se especificó. El resulta-
do de
las pruebas se observan en
un indicador bicolor,mediante el
color verde si está funcionando
correctamente y rojo
si está en
mal estado.
ESPECIFICACIONES TÉCNICAS:
Mícroprocesador:
MotoroJa MC6802
Teclado:
18 teclas.
Código de identificación:
7 display de
7 segmentos
Ln o
151
4.3.- MANTENIMIENTO Y DIAGRAMAS
En este apartado SGJ presentan el 1 istado cíe compon en tes (Tabla
4-1)-, su distribución física en las tarjetas de procesamiento e
interface, chasis y panel frontal <FigsB 4.5 -—> 4.8). El DIA-
GRAMA GENERAL DE HARDWARE constituye el Apéndice VII. Las des-
cripciones del funcionamiento de los diferentes cicuitos con
las respectivas figuras explicativas constan en el Capítulo II.
CODIGO DES CRIP CION
Gl 22PF 50 VC2 . 22pF 50VC3 0.IpF 50VC4 0-luF 50VC5 0- .luF 50VCó 0. luF 50VC7 0, luF 50VCS 0, luF 50VC9 0-luF 50VC10 0-luF 50VCll 0.1uF 50VC12. 0,, IpF 50VC13 0U 1/-IF 50VC14 0- J./JF 50VC15 IpF 33VC16 0n :L/_iF 50VC17 0- .luF 50VGIS 0. 1/.IF 50VC19 0, IpF 50VC20 0.luF 50VC21 0- Ü./JF 50V-C22 0B IjLíF 50VC23 0» IjuiF 50VC24 0~luF 50VC25 10uF 50Vdc e1tr1t,C26 . 2600uF 50Vdc eltrlt,DI 276-073 Radio ShackD2 276-075 Radio ShackD3 276-075 Radia ShackD4 276-075 Radia ShackD5 276-075 Radio ShackD6 276-075 Radio ShackD7 ' 276-075 Radio ShackDS XC5491 JAMECO
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153
R33R34R33R36R37R38R39R40R41R42R43R44R45R46R47R4SR49R50R51R52R53R54R!5SR56R57R5SR59R6&JRV1RV2swTUlU2U3U4U5U 6U7USU 9U i 6)U UU12U 13U14U15U16U17U1BU19U20U21Xz
óS0ohms680ahms¿30ohms6S0ohrns6S(SohrnB6S0ohm»1 . SKohms.1 « SKohms1 „ 3Kohrns1 » SKammsj. . 5Kahms1 „ SKahms1 „ 3Kohiris1 u 5Kahms1 u 5Kohms3 u 6Kohms3» 6Kahms3,. óKahms3. AKahms1 . SKohrnsí . SKohms1 - SKohms1 . SKohms27l3Kohrns2. SKohms6.. SKohms6« Sohms20KohmsSG323KMTE960JMT22312GV/1SVMC6S0227 J. ó27162716271627 1 627167413574S3741474146S21682 174LS24174LS24174LS24474LS2447415474LG17574121LM311LX35SE 3216-3340
1/4W1/4W1/4W1/4UJ1/4W1/4W1/4W1/4W1/4W1/41-J1/4W1/4W1/4W1/4W1/4W1/4W1/4W1/4W1/4W1/4W1/4WI/4W1/4W1/4W1/4W1/4W5W1W variable
JAMECO5 A
-SBMHz •JAMECO
TABLA 4-1.- COMPONENTES
154
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F
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5
3
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7
Ol¿!
O
U16
<C3
C20
CUR26CZZ3R24CT3R22I 1R20
U14
^> (22)
[FIG. 4.5.- TARJETA DE PROCESAMIENTO
155
aD9(*)
R59
Dll(*)
Q14R56R57R58
a
t i
Qll
Q10
D12(*)
013012
OQ2
Q3fl
QQIR55
R48
OQ5Qó(]
QQ^R3?
R47
090
R30
(1) Í22)
FIG. 4,6.™ TARJETA DE INTERFACE
(*)NOTA.- LOS DIODOS D9, DIO, Dll Y D12 ESTÁN CONTENIDOS EN
EL INTERIOR DE LOS ZÓCALOS QUE CORRESPONDEN A LOS
RELÉS Kl, K2, K3 Y K4, RESPECTIVAMENTE.
156
110V,
PR
C2Ó
TARJETADE
INTERFACE
TARJETADE
PROCESAMIENTO
FIG. 4.7.- CHASIS
DI D2 D3 D4 D5 D6 D7
FIG. 4.8.- PANEL FRONTAL
157
4.3.1.- AUTO TEST
La rutina de AUTO TEST se inicia al energizar el equipa y rea-
liza ocho pruebas de los circuitos y funciones -que fueron des-
critas y numeradas en el correspondiente apartado (3.2.1)— en
forma secuencial.
Antes de cada una de las siete primeras pruebas se encienden
los segmentas centrales de los displays, y el programa continúa
su ejecución en la indicación FALLA DE EQUIPO, en caso de de-
tectarse un mal funcionamiento; el usuario puede determinar en
cual de las pruebas real izadas se ha producido éste, pues el
numero de veces que se encienden los segmentos centrales coin-
cidirá con el de la prueba en la que se detectó la falla. La
/ultima prueba permite al operador el examen visual de la ESCRI-
TURA EN EL DISPLAY, así como del encendí do de todos los segmen-
tos de display y de la emisión de luz roja y verde por el LED
bicolor.
Después de la terminación de AUTO TEST,, el segmento central
(CURSOR) del display del extremo i 2qulerdo se encuentra activa-
do y el equi po está en capacidad de recibir información prove-
niente del teclado; la misma condición se presenta al presionar
las teclas RESET. Por lo tanto, no debe usarse la opción RESET
MANUAL durante el desarrollo de AUTO TEST, puesto que no se e—
fectLiarían todas las pruebas y una eventual falla podría ser
inadverti da.
Durante la ejecución de esta rutina de comprobación no debe es—
159
los circuitos integradas a ser probadas incrementada en el
porcentaje correspondiente? al factor de seguridad a esco-
gerse,,
AJustar el potenciómetro R6E3 (en si equipo) hasta obtener
la lectura de 2..5V en el voltímetro V (Fig. 4.:L0)U
Real izar el ajusté; fino de ROO hasta que aparezca la indi-
cación 7-S» C.-7 en el display cuando se presiona la tecla
PRUEBA y se ha digi tado la i denti ficaeion de un circuito
integrado programado para ser probado.
i VHV PPI <*>
FIG. 4.9.- AJUSTE DE CORRIENTE FIG. 4.10.- AJUSTE DE VOLTAJE
Nota-- Las local izaciones de los puntos de prueba PPI y
PP2 y del potenciómetro R60 se pueden ver en la
FigB 4,. 6--
160
COMENTARIOS Y CONCLUSIONES
-El Probador cíe Circuitos Digitales TTL en base al microprace-
sador M6S02 es una api i caeion de la técnica microelectrdnica
digital en la determinación del estado operativo de integrados
cíe catorce y dieciseis pines, los que conforman un porcentaje
mayoritario de la familia TTL-
—La base de datos contenida actualmente en memoria permite la
verificación de todas las posibilidades de operación de cii—
cuitas tanto operacionales como secuenciales; la indicación de
Circuito Integrado Bien se producirá un i carnente cuando todas
las pruebas sean conelui das con resultados que muestren un co-
rrecto funeionamiento*
-La indi caeion de Circuito Integrado Mal se produce inmedíata-
mán t^ después de que una prueba no ha dado el resultado espe-
rada. Para integrados con daños parciales no se tendrá la in-
forma c i ón de 1 a parte en pr ob 1 orna.; tal es el caso de ci r cu i tos
que contengan varias compuertas y no todas ellas presenten una
falla.
-~Se ha reducida al mínimo la memoria usada para el programa y
los ciatos de comprobación - no hay local i da des intermedias que
no hayan sido usadas y tampoco existen instrucciones de no o~
peracion, "MOP"5 innecesar ias-
--Actualmente existen en memoria 74 Bloques de Datos de Compro-
161
taación, que corresponden a circuitos integrados de 90 configu-
raciones diferentes y a 171 distintas denom i n ac i nn es.
-De la memoria ROM han sido uti1 izadas 7S62 localidades (63-98
X) " 3628 (29.32%) para el programa general y 4234 (34.467.) pa-
ra los datas de comprobación - Se cuenta con 4426 by tes í 36-02
"/) 1 ibres para futuras i rnp lamentación es de bloques ds datos de
comprobación para eventuales incrementos en el numero de cir-
cuitos integrados con posibi1 i dad de ser probados-
-El Probador ha demostrado su apiicabi1 i dad en labores de dise-
ño.; experimentación y enseñanza en el Laboratorio de Sistemas
Digitales de la Facultad y pretende ser un elementa práctico
cié ayuda en el mantenimiento do equipo que involucre lógica
TTL,,
-Mediante la adición de nuevo software al actual se puede aña-
dir una nueva función al Probador" Identificación de Circuitos
Integrados. Esta nueva modalidad operativa prestaría mayor
servicio al 'usuario y sería de utilidad en la solución de un
problema práctico bastante frecuente s se cuenta, además, con
suficiente memoria ROM para la implementación.
I CI
163
KA).- ASIGNACIONES DE MEMORIA RAM
LOCALIDAD
00
01
02
03
04
05
06
07
0S
09
0A
0E
0C
0D
0E
0F
10
11
12
13
ETIQUETA
RINH1
RINL1
ACTC1
ACTC2
ACTC3
ACTC4
ACTC5
ACTC6
ACTC7
ACTC8
ACTC9<*>
ACSGA
ACSG1
ACSG2
ACSG3
ACSG4
ACSG5
ACSG6
ACSG7
ACSGS
ACSG7<*)
IECDA
ALMACENAMIENTO TEMPORAL
REGISTRO ÍNDICE, BYTE MAS SIGNIFICATIVO(LOCALIDAD USADA EN RUTINAS INRAM,ACRAM)
REGISTRO ÍNDICE, BYTE MENOS SIGNIFICATIVO(LOCALIDAD USADA EN RUTINAS INRAM,ACRAM)
CÓDIGO DE TECLA DEL PRIMER CARÁCTER
CÓDIGO DE TECLA DEL SEGUNDO CARÁCTER
CÓDIGO DE TECLA DEL TERCER CARÁCTER
CÓDIGO DE TECLA DEL CUARTO CARÁCTER
CÓDIGO DE TECLA DEL QUINTO CARÁCTER
CÓDIGO DE TECLA DEL SEXTO CARÁCTER
CÓDIGO DE TECLA DEL SÉPTIMO CARÁCTER
CÓDIGO DE TECLA DEL OCTAVO CARÁCTER
CÓDIGO DE TECLA DEL NOVENO CARÁCTER
(LOCALIDAD ANTERIOR A LAS DE ALMACENA-MIENTO DE LOS CÓDIGOS DE SEGMENTOS .PARAEL DISPLAY) .
CÓDIGO PARA DISPLAY DEL PRIMER CARÁCTER
CÓDIGO PARA DISPLAY DEL SEGUNDO CARÁCTER
CÓDIGO PARA DISPLAY DEL TERCER CARÁCTER
CÓDIGO PARA DISPLAY DEL CUARTO CARÁCTER
CÓDIGO PARA DISPLAY DEL QUINTO CARÁCTER
CÓDIGO PARA DISPLAY DEL SEXTO CARÁCTER
CÓDIGO PARA DISPLAY DEL SÉPTIMO CARÁCTER
CÓDIGO PARA DISPLAY DEL OCTAVO CARÁCTER
CÓDIGO PARA DISPLAY DEL NOVENO CARÁCTER
(LOCALIDAD ANTERIOR A LAS DE ALMACENA-MIENTO DE LA IDENTIFICACIÓN EN BCD DELCIRCUITO A PROBARSE)
164
•y-
14
15
16
17
1S
19
1A
IB
1C
ID
1E
1F — > 25
26
¿. f .-• ( b.
7F
3004
3005
3006
3007
IECD2
I BCD i
IECD0
EH100
EH010
EH001
IHDCH
PLEDH
PLEDL
RINH2
RIIML2C*)
ACSS1 — >ACSS7(*)
BFLLE
ULRAM
P1ADR(**)
PlAPRt**)
P1ACRC*"*)
PIBDRÍ**)
PIBPRC**)
P1BCR (*•*•)
IDENTIFICACIÓN BCD DEL CIRCUITO, BYTE 2
IDENTIFICACIÓN BDC DEL CIRCUITO, BYTE 1
IDENTIFICACIÓN BCD DEL CIRCUITO, BYTE 0-
EQUIVALENTE HEXADECIMAL DE 100 DECIMAL
EQUIVALENTE HEXADECIMAL DE 10 DECIMAL
EQUIVALENTE HEXADECIMAL DE 1 DECIMAL
IDENTIFICACIÓN HEXADECIMAL DEL CIRCUITOA PROBARSE, BYTE MAS SIGNIFICATIVO
DIRECCIÓN DE LA LOCALIDAD QUE CONTIENELA DIRECCIÓN DE LA PRIMERA LOCALIDAD DELBLOQUE DE DATOS DE COMPROBACIÓN, BYTEI*4S SIGNIFICATIVO
DI A CCION DE LA LOCALIDAD QUE CONTIENELA l'RECCION DE LA PRIMERA LOCALIDAD DELBLO't T DE DATOS DE COMPROBACIÓN, BYTEMENCS SIGNIFICATIVO
REG;BTK *NDICE, BYTE MAS SIGNIFICATIVO(LOCALU USADA EN LAS INDICACIONESETNVL, . \ R, CHIPE, CHIPM, NOPRG, FLLEQ)
REGISTRO \, BYTE MENOS SIGNIFICATI-VO (LOCAL ". > USADA EN LAS INDICACIONESETNVL , SBC \I PE , CH I PM , NOPRG , FLLEQ )
CONTENIDO DE í-CSGl — > ACSG7, DURANTE LAINDICACIÓN SB n-RR
BANDERA DE FALLA DE EQUIPO
1 HPAI TnAHPQ 1 TPR^"C^ V PARA-I A ("irtlPAPTONJ
DE LA MEMORIA DEL STACK POINTER
ULTIMA LOCALIDAD DE RAM (POSICIÓN DE I-NICIO DEL STACK PO ÍNTER)
PÍA I/ PORT. A/ REGISTRO DIRECCIÓN DATOS
PÍA I/ PORT. A/ REGISTRO PERIFÉRICO
PÍA I/ PORT. A/ REGISTRO OE CONTROL
PÍA I/ PORT. E/ REGISTRO DIRECCIÓN DATOS
PÍA I/ PORT. B/ REGISTRO PERIFÉRICO
PÍA I/ PORT. E/ REGISTRO DE CONTROL
165
3008
3009 .
300A
300B
07FF
P2ADR<**)
P2APR (*#)
P2ACRÍ**)
P2BDRC**)
P2BPRC**)
P2ECR<**)
CTCLAí**)
PÍA 2/ PORT. A/ REGISTRO DIRECCIÓN DATOS
PÍA 2/ PORT- A/ REGISTRO PERIFÉRICO
PÍA 2/ PORT. A/ REGISTRO DE CONTROL
PÍA 2/ PORT. B/ REGISTRO DIRECCIÓN DATOS
PÍA 2/ PORT. E/ REGISTRO PERIFÉRICO
PÍA 2/ PORT. E/ REGISTRO DE CONTROL
LOCALIDAD ANTERIOR A LAS QUE CONTIENEN ALOS CÓDIGOS DE TECLA
<*) NOTA.- ETIQUETAS NO LLAMADAS EN EL PROGRAMA.
<**) NOTA.- LAS DIRECCIONES DE LOS REGISTROS DE PÍAS Y LA DECTCLA, ANTERIOR A LAS QUE CONTIENEN A LOS CÓDIGOSDE TECLA, SE HAN CONSIDERADO COMO LOCALIDADES RAM.
I(E).- ASIGNACIONES DE MEMORIA ROM
166
LOCALIDAD
0800
0801
0802
0803
0804
0805
0800
0807
0808
0809
0S0A
080E
0B0C
080D
0S0E
080F
0810
0811
0812
0813
0814
0815
0816
0817
ETIQUETA
CTCL0
CTCL1 <*)
CTCL2Í*)
CTCL3Í*)
CTCL4
CTCL5
CTCLÓí*)
CTCL7
CTCL8Í*)
CTCL9
CTCLH(*>
CTCLL
CTCLB
CTCCR
CTCLD
CTCLP
CSGM0Í*)
CSGM1 (*)
CSGM2Í*-)
CSSM3C*)
CSGM4Í*)
CSGM5(*)
CSGM6Í*)
CSGM7Í*)
CONTENIDO
00
01
02
03
04
05
06
07
08
09
0A
0B
0C
0D
0E
0F
37
06
5E
4F
66
6D
7D
07
CÓDIGO DE TECLA 0
CÓDIGO DE TECLA 1
CÓDIGO DE TECLA 2
CÓDIGO DE TECLA 3
CÓDIGO DE TECLA 4
CÓDIGO DE TECLA 5
CÓDIGO DE TECLA 6
CÓDIGO DE TECLA 7
CÓDIGO DE TECLA 8
CÓDIGO DE TECLA 9
CÓDIGO DE TECLA H
CÓDIGO DE TECLA L
CÓDIGO DE TECLA S
CÓDIGO DE TECLA CURSOR (-)
CÓDIGO DE TECLA DOBLE ( LS )
CÓDIGO DE TECLA DE PRUEBA
CÓDIGO PARA DISPLAY DE 0
CÓDIGO PARA DIBPLAY DE 1
CÓDIGO PARA DISPLAY DE 2
CÓDIGO PARA DISPLAY DE 3
CÓDIGO PARA DISPLAY DE 4
CÓDIGO PARA DISPLAY DE 5
CÓDIGO PARA DISPLAY DE 6
CÓDIGO PARA DISPLAY DE 7
167
0818
0SÍ9
0S1A
031B
0S1C
0S1D
031E
08 1F
0820
0821 — >09E4
09E5 — >09F3
09F4 — >0A0B
0A0C — >0A2C
0A2D— >0AA4
0AA5 — >0BS4
0B85 — >0EC7"
0EC8 — >0C79
0C7A — >0C9E
0C9C — >0D01
0D02 — >0D1F
0D20 — >0D3D
0D3E--0DAA
CSGMSC*)
CSGM9Í*)
CSGMH<*)
CSGML
CSGMS
CSGCR
CSGMC
CSGME
CSGMF
AUTST1 <*)AUTST2— >AUTS23
RSMNL1.Í*)
INRAM1 — >INRAM2
ELREB1 — >ELREE5
ACRAM1 (*)ACRAM2 — >ACRAM5
VLENT1 — >VLEN13
DEDTCl — >DEDTC4
PRCMPl — >PRCMP9
ETNVL1 — >ETNVL4
3ECRR1 (*)SECRR2 >SECRR6
CHIPE1 — >CHIPE3
CHIPM1 — >CHIPM3
NOPRG1' — >NOPRG5
7F
6F
Fó
ES
ED
40
B9
F9
Fl
CÓDIGO PARA DISPLAY DE 8
CÓDIGO PARA DISPLAY DE 9
CÓDIGO PARA DISPLAY DE H
CÓDIGO PARA DISPLAY DE L
CÓDIGO PARA DISPLAY DE 8
CÓDIGO PARA DISPLAY DE CUR-SOR (-)
CÓDIGO PARA DISPLAY DE C
CÓDIGO PARA DISPLAY DE E
CÓDIGO PARA DISPLAY DE F
PROGRAMA DE AUTO TEST
PROGRAMA DE RESET MANUAL
PROGRAMA DE INICIALIZACION DERAM
PROGRAMA DE ELIMINACIÓN DE RE-BOTE
PROGRAMA DE ACTUALIZACIÓN DERAM
PROGRAMA DE VALIDACIÓN DE EN-TRADA
PROGRAMA DE DETERMINACIÓN DELBLOQUE DE DATOS DE COMPROBACIÓN
PROGRAMA DE COMPROBACIÓN
PROGRAMA DE INDICACIÓN ENTRADANO VALIDA
PROGRAMA DE INDICACIÓN SGBRECQ-RRIENTE
PROGRAMA DE INDICACIÓN CIRCUITOINTEGRADO BIEN
PROGRAMA DE INDICACIÓN CIRCUITOINTEGRADO MAL
PROGRAMA DE INDICACIÓN NO PRO-GRAMADO
168
0DÓB— >0DC0
0DC1 — >0DF4
0DF5 — >0E36
0E37 — >0E53
0E54 — ->0FFF
1000 — >20B9
.¿.(¿Jott ..-.¿.rrr
JíVJVjVÍ Xi-jIcilcíO
OWLCJ-H .''OWW.D
3S0C — >37FF
,_}yi¿j(i3 ..-'Jo-i/
38.¿.o xJrr /
3FFS — >3FF9
3FFA — ->3FFE
3FFC — >3FFD
3FFE — >3FFF
FLLEQ1— >FLLEQ4
SE3DS1 — >SESDS4
SLCTC1-- >SLCTC5
SDSIF1
. .. — . — .
.
. .
— —
. . — . —
PROGRAMA DE INDICACIÓN FALLA DEEQUIPO
SUBRUTINA ESCRITURA EN DISPLAY
SUERUTINA LECTURA DEL TECLADO
SUERUTINA DESACTIVACIÓN DE IN-TERFACE
LO CAL IVENTUACIONAL
JJMUtLo nt-íDt.r<VM]JH;zj rAKA c.~LES IMPLEMENTACIONES ADÍ-ES
BLOQUES DE DATOS DE COMPROBA-C I ON
LOCALIVENTUACIONAL
UHUC.CD r<c.iDtir<VnUHlD rHKM b.LES IMPLEMENTACIONES ADÍ-ES
DIRECCIONES NO DECODIFI CADAS
<**)
DIRECCIONES NO DECODIFI CADAS
LOCALIDADES RESERVADAS PARA E-VENTUALES IMPLEMENTACIONES ADI-CIONALES
VECTORTOS DE
0C/9C
FF/FF
09/E5
08/21
to Ut. 1_Uo JíLUi^L/to Ut 1JHCOMPROBACIÓN
VECTOR DE LA INTERRUP-CIÓN IRQ
VECTOR DE. LA INTERRUP-CIÓN SWI (NO USADA)
VECTOR DE LA INTERRUP-CIÓN NMI
VECTOR DE LA INTERRUP-CIÓN RESET
(*) NOTA.
<**) NOTA.
ETIQUETAS NO LLAMADAS EN EL PROGRAMA.
DIRECCIONES CORRESPONDIENTES A LOS REGISTROS DE LOSPÍAS, CONSTAN EN EL APÉNDICE KA) ASIGNACIONES DEMEMORIA RAM.
II.- VECTORES DE BLOQUES DE DATOS DE COMPROBACIÓN
169
IDENTIFICACIÓNNUMÉRICA DELCIRCUITO INTEG.(N2 NI N0)
000
001
002
003
004
005
006
007
008
009
010
011
012
013
014
015
016
017
018 — >019
020
021
022
023— > 025
LOCALIDAD(CONTENIDO DEPLDEH / PLEDL)
3S2Q / 3329
3S2A / 3S2E
382C / 3B2D
3S2E / 382F
3830 / 3831
3832 / 3833
3834 / 3835
3836 / 3837
3838 / 3S39'
383A / 383E
383C / 3S3D
383E / 383F
3840 / 3841
3842 / 3843
3844 / 3845
3846 / 3847
3848 / 3849
384A / 3S4B
384C — >384F
3850 / 3851
3852 / 3S53
3854 / 3855
3856 — >3S5B
CONTENIDO (PRI-MERA DIRECCIÓNDEL BLOQUE DEDATOS CMPRBC. )
10 / 00
10 / 17
10 / 45
10 / 5C
10 / 5F
10 / 6E
10 / 71
10 / 74
10 / 83
10 / 9A
10 / 9D
10 / C4
10 / EB
10 / EE
11 / 0D
11 / 10
11 / 13
11 / 16
FF — >FF
11 / 19
11 / 1C
11 / 3B
FF — >FF
170
020
027
028 — >029
030
031
032
033 — >03Ó
037
038
039
040
041
042
043 — >044
045
046
047
048
049
050 — >053
054
055 — >063
(364
065
066 — >069
070
071
072
385C / 385D
335E / 385F
3800, — >3B63
3864 / 3S65
3866 / 3867
3868 / 3869
386A — >3871
3372 / 3S73
3874 / 3875
3S76 / 3S77
3878 / 3879
3S7A / 387E
3S7C / 3S7D
387E — >3S81
3882 / 3883
3984 / 3885
3886 / 3887
3888 / 3389
38SA / 388E
(_í8S LÍ ~ ,.:' i-j 8 9 3
3894 / 3395
3896 — >3SA7
38AS / 38A9
38AA / 38AB
3SAC— >38B3
38B4 / 3SE5
38BÓ / 33B7
38E8 / 38E9
11 / 3E
11 / 41
FF— >FF
11/68
FF / FF
11/97
FF — >FF
11 / AE
11 / El
FF / FF
11 / E4
FF / FF
11 / E7
FF — >FF
11 / FE
12/01
12/54
12 / 57
12 / AA
FF — >FF
12 / F5
FF — >FF
13 / A8
13 / E3
FF — >FF
13 / E6
FF / FF
14 / 2D
171
073
074
075
076 — >077
078
079 — >082
033
084
085
080
087 — >089
090
091
092
093
094 — >095
090
097— > 131
132
133 — >135
136
137
138
139
140
141 — >144
145
146 — >150
38EA / 38EB
38BC / 38BD
3SBE / 3SBF
38 C0 — >3SC3
3SC4 / 38C5
38C6 — >3SCD
38CE / 38CF
38D0 / 3SD1
3SD2 / 38D3
38D4 / 36D5
3SD6 — >38DB
38DC / 38DD
38DE / 38DF
3SE0 / 38E1
3SE2 / 38E3
38E4— >3SE7 .
33ES / 38E9
38EA— >392F
3930 / 3931
3932 — >3937
393S / 3939
393A / 393B
393C / 393D
393E / 393F
3940 / 3941
3942 — >3949
394A / 394B
394C-- >3955
14 / 88
15 / 1F
15 / 40
FF — >FF
15 / 5D
FF — >FF
16 / 2B
FF / FF
16 / 42
16 / DC
FF— >FF
' 17 / 27
FF / FF
17 / 86
17 / DD
FF — >FF
18 / BF
FF — >FF
19 / 06
FF — >FF
19/09
FF / FF
19 / 0C
19 / 3B '
19 / 56
FF — >FF
19 / 59
FF— ->FF
172
151
152
153
154
155
156
157
158
159
160
161
162 — >1Ó3
164
165
166
167 — >173
174
175
176— > 183
184
185
186— > 189
190
191
192
193— >999
3956 / 3957
3958 / 3959
395A / 395B
395C / 395D
395E / 395F
3960 / 3961
3962 / 3963
3964 / 3965
3966 / 3967
3968 / 3969
396A / 396B
396C — >39ÓF
3970 / 3971
3972 / 3973
3974 / 3975
3976 — >3983
3984 / 3985
3986 / 3987
3988 — >3997
3998 / 3999
399A / 399B
399C — >39A3
39A4 / 39A5
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173
III.- BLOQUES DE DATOS DE COMPROBACIÓN
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A0
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1F 0A IB 6C 06 60 02 84 91 61 06 85 95 6299 63 22 SC El 70 42 94 DI 5B 6C BF FF
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9A 0A IB 6C 04 64 12 80 81 49 24 AD B7 52DB 5B 6C BF FF
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181
MANUAL DE OPERACIÓN DEL ¡"QUIPO
1.- ENCENDIDO
Después de conectar el equipo a una fuente de il0Vac, éste
deberá ser energisado mediante el accionamiento del conrnu-
tador SW5 sírnu 11aneamente se encenderá la luz pilote? LP„
A can 1: i ñuac i ón se act i varan 1 os segmen tos " g" de .1 os d i s-
plays por siete veces? una discrepancia en este sentí do de-
notará falla en el equipo, con la indicación "-F..E.-" en el
display y el LED bicolor encendido rojo en forma alternati-
va y y se deberá investigar la causa de acuerdo a la especi-
ficado para la rutina AUTOTEST (apartados 3-2.1 y 4.3- í ) „
Luego se encenderán íntermi tentemente los siete segmentos
1 i nsai es y el punto dec i ma1 de cada uno de los d i sp1ay s y
e 1 !_.. E D ! j i c o 1 o r e m i t i r á a 11 e r TI «• tivarnente 1 u z roja y verde
P a r 'a p e r m i t i r q u e e 1 u s í. i í. r i o s ?.• a s e g u. r e del buen funciona—
miento de 1os e1ementos de i n d i cae i dn visual.
Finalmente^ al segmento "g" del display del extremo iz—
-(Ur.s-rdc quedará activada para indicar que el Probador está
'• i »-. '.: c a r e c í 1.3 i r i n f orm¿icidn a 'través del teclado.
Si al momento en que se realizan las pruebas de AUTOTEST se
tsiicuentra colocado un circuito integrado en el zócalo de
pruebas se tendrá una indicación falsa de falla en el equi-
182
PQ, el integrada deberá ser retirado para ser reinstalado
cuando únicamente el segmento "g" del display del lado iz-
quierdo se encuentre i laminado,.
PRUEBA
Mediante el usa del teclado debe introducirse la identifi-
cación del circuito integrado a probarse; una falla en esta
operación puede ser corregida presionando la tecla cursor
«—) que avanzará un espacio hacia la izquierda por cada
ves: que se la accione y eliminará al carácter correspon-
diente- Las caracteres son presentados en el display en
forma simultánea a su. digitación»
El circuito a probarse debe ser colocado y asegurado al zó-
calo de pruebas con su pin # 1 en el terminal inferior i E —
qu i er do de dicho sócalo,,
A continuación debe ser presionada la tecla'PRUEBA, e inme-
diatamente se tendráí de acuerdo con cada caso, una de las
siguientes indicaciones visuales-"
-La i dantifi caeion del circuito integrado probado en el
display y el LED encendida verde en forma simultánea y
continua" el integrado ha concluí do todas las pruebas y su
f uncí onarn i en t a es correcta,
-La identificación del circuito integrada probado en el
display y el LED encendido rojo en forma simultánea y can-
183
tínua" el integrado ha fallado en ana de las pruebas y BU
funcionamiento es defectuoso.
-La identificación del circuito integrado en el display en
Parma intermitente y el LED encendida roja o verde de ma-
nera alternativa- no existe un bloque programado en la ba-
se de datos para si integrado cuya i dentifi caeion ha sido
di9 i Irada»
-Los caracteres digitados aparecen en el display y el LED
se enciende rojo5 alternativamente" la información ingre-
sada no concuerda con los caracteres y/o la disposi ción de
éstos en la identificación de un circuito TTL.
-El display presenta la indicación "-S-C.-" y el LED se
en c i ende roJ a * en forma alternati va - un cor toci r cu i to en
el integrado a una colocación errónea de este en el sóca-
lo han produci do una sabrsecrr iente de al inventación sig-
nifi cativamente mayor al valor nominal -
3.» FINALIZACIÓN
Después de la terminación de las indicaciones visuales co-
rrespondientes a Circuito Integrado Bien, Circuito Integra-
do Mal? Entrada No Val ida o Sobrecorriente se apaga el LED
y la i n formacion en el d i SP1ay con t i nua i gua1 para ser usa-
da tal corno está o para ser alterada para la prueba de un
integrado de di férente denominación«
184
Cuando ha concluido la indicación de No Programado se re-
gresa al estado en el q u e a 1 P i" o a ador está listo a r e c -¡. b i r
la iderrt if i cae:- ':... de un circuí co inteja-"adc a prcbarso -j cun
el cursar (segmenta " g'' ) ¡sn su pr ¡ rne?r displa-y.
NOTAS
- E n c u a I q u i. e r p a r te de la ajee u c i ó n de 1 programa? al p r e -
sionar simultáneamente las teclas Retset, R? se pondrá al
equipa en condiciones de recibir información y ejecutar
u'~ 3. P r u. e b a.,
••-Todos les elementos cíe indi cae ion y operación están loca—
1 i c ador» en al peine I frental -
185
® /VfOTOf7OJL/*
MICROPROCESSOR WITH CLOCK AND OPTIONAL RAM
The MC6802 is a ino'ioüthic 8-bi! m¡cti?p'oressot ihíii conlains all (heregíais an'¡ accurrnjlators oí the preseni MC6SOO plus <m interna! dockoscillatór and dnver on [he same chip. In a'.ldiiipn. Ihe MC6302 '«as 128bytes cf on board F1AM Incaled ai hex nddresses SDOCO lo SC07F Iheínsi^2"\t<i!íií RAM, 1iihp<,ifJdrpts«'í SfXXXJlníívi ir . ttiavbdiPl.iiiiRriin a I'jw povw mnrip bv iitilr/uig Vfc «•'"••Hb-, . I1'"1"'- 'n'.'l'lfiiinqrnoin'jiy íotcnti'Mi riii'ing ,T pmvm ilpwf «inniirn
i lin MCrtfiOZ is C0"'j]lnl"lv «olivar" r-fm-tMiiH» vvith the MC6ÜOO aswnll a«; H'P "«Hilo (.'16300 I.iunly ní p,Tn Hnrcjn. lliP MC^OZ i RxpnnrJ•ihlp in fi-lK wonJs
Iho MC0902tIS i5 i-lonnr.nl -o "'" MÍBülil'?1 Ihc MCRÍ'fS i"; idoiMiral "i ií-RAM
• On Hnti Cío-'i; Ci"I-Jii
• 128 -R 5-1 On ri»r fWJ
ul sinnrj|iv nAM-.\iitinni rii hoarri
• SoMvvaro ComfittH» s-.ith i!m
" Exua'irlabie "o 6-IK \\fnri*
• Standard rri, Cnmpanb'9 l*tp<
• 8-BU Word 5-7»
• 16 Bil Unit'nrv Add">5ü<na
PARÍ NUMBÉR DESIGNATION BY SPEED
' 1 n I-.IH?I
MC03A0211 5 MH.-l
MCB8D0212 O MHzl
U O MH?l
MCP8AOJJ1 1 5 I.'H;I
MC6880812.0 MHzl
TYPICAL M1CROCOMPUTER
^ímmi I/O
RESÉ?
PaialloiI'O
Cnn.roí
V
-— • •••
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ir:
MC
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•10POM. I.'O. r»i.ni
? fc Bylini/r1 L-r.n
CF2CPI
eso« HfJMLi'n-sI r
nn D7
AO A10.csi
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VMA
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1.1 CU HA
DOD7
AO A I?1 „
ns ti'oc1^ fiíog'O'n s tnv'.s a lyoical coV "ílIccnvH mic't>cc"'p(Ji•fldIS' Oí tl'P (HIT'
lai.ir.tj .vuli a JU)W rr'3F,"Jiof sy'iie'ii a-idifib-nanon ch'p H
liri'HrwJ lo llus I'inriiy" h'Jl iKv " !¡o pi
S sf'O'.'.'i in n ntinimuí
<i »ol «Hended lti.il '
F X I AL
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J-
"* I
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—L
CD
r tl.oMFU'Si svlicrn ""I"!'his s\siein be
dabl" ivitli oihei pa'is in ih'9 ''16300
MC6802MC6808
MC6802NS
MOS
(N-CHANNEL. SIUCON-GATE,DEPLET10N LOAD)
MICROPROCESSORWITH CLOCK AND OPTIONAL RAM
LSUFFIXCERAMIC PACKAGE
CASE /IS
P SUFFIXPLÁSTIC PACKAGE
CASE 711
• • •ssC
ÑÁM[
vn[
"-"Oí
WA[
vJ[!1A[
.'.'(.E
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A/{
A1[
A1 [
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A / C
A B C
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PIN ASSIGNMEr
T7~v^ £? m
1 T8
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6 3',
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Vcc Siantlbv*R W
DO
DI
132
D3
n-iU5
D6
D7
ÍAI5
1 Aid
]A I3
]A12
3vss
35 musí be lied lo 5 V on |he 6802NS36 musí be lied lo gtound fot Ihe 68C6
MC6802«MC6808»MC68Q2NS
186
MÁXIMUM RATINGSñaling
Supply Voliage
Inpul Voliage
Opeíaling lemperalu'e Range
Slorage Ifimperaiute flange
Symbol
VCCV,n
UTstg
Valué
- 0 3 10 + 7 0
-03 lo ^7.0
0 to +-70
-55lo f 150
Uníi
V
V
"C
"C
THERMAL CHARACTERIST1CS
Characterittic
Ave<sge Th-imal Re«isiance Uunct'on to Amlufmt)PlásticCeiíimic
Symbol
flJA
Valuó
Ifjn50
Unft
'C'W
Ihis mpul comains ciicuiiry lo pinleci iheiriputs agarnsl damage due lo high slalicvoliftges ot elecliic lields; howuwer. U is ad-vised Ihat noirna! precautions be lafcen loavoid appücaüon oí any voliage higher ihanmáximum rai<>d voltáges lo Ihis hígh-ímpedance citcuil. Heliability oí operalíon ¡sennanceii if uriused inpuls are lied to an ap-ptopriate logic voliage level le.g . eilher Vgsor VCC).
POWER CONSIDERATIONS
The average chip junciíon t*>*nppfanifp. Tj, tn "*C can be "bíained fmrrr
T j«T A
Whete'
"C
(1)
f?JA"Package Ihermal nce. Jiinctíon lo-Ambient. °C/VV
v VCC. Waits - Chip Inleinal Power
orl Power Disstpaiion. Waiis - UsRt DeiRrniined
For rnost applicaiioris PpORT-<P|NI 9»d can be nf¡gler;!ed. PpQR r m^V becotne significan! i( the device ¡s configured todrivR Darlinglon bas^s nr pinte LEO Inpds
An aproxímate lelationsl'ip beiw»;en FQ and Tj (ií PPQR [ i* nftglRciPdl ís-
PD = K - ( r j J- 273X1 (2)Solving equalions 1 and 2 fnr K gives:
Wtiei» K is s constan! pertaining to the panícula' parí. K can be deierrnined ffom equation 3 by measuring PD íat equilibriuml(oí a known T^. Using Ihis valué oí K [he valúes oí PD sná Tj can be oblaíned by soNing equations til and 121 iieralively lor anyvalrie oí TA
MC6802'MC6808'MC6802NS
187
OFERATING TEMPERA RIHE HANGE
Devícc
Mceeozr.LMC68Q2CP.CL
MceaAtJíP.LMC69A02CP.CLWCWD02r,LMC68802CP.CL
MC68Ü2NSP.L
MC6BOSP.IWC68AÜ8P.LMC68B08P.L
Speed
1 1 0 MHíl1 1 0 MHzl
M S M l t zII 5 MM;
'20MH/'20 MHz
1 1 0 MHz11 0 MU/U SMHj12 0 MHz
Symbol
U
IA
UU
TA
Valué
O t o f 70-40to i-85
0 lo i 70- 40 lo f 850 lo (70
- -10 10 +85
0 lo -f 70
0 lo *• 70
Unit
°C
"C
°c
cc
"C
DC ELECTF1ICAL CHARACTERISTICS <vcc • 1 O Vijr iS%. VS.s -0. IA " '" 7"' C. s mtmiwse nulerilCnataciedslic
Iripi|lH'fl''VolM()n l ' i jw: FXIAI . FlpSEl
InDulLuwVoílagí Lngic. tX TAL, HESE f
inpul Lp.Tcay? Cuífcnl (V,n «0(05 25 V. VCG " "'a*1 Logic
"Load " 205 jiA. Vcc .• rni'il DO 07
"Loüd" -IW,iA.V(ÍC- •"»»' BAOuipui Low Voliagn "toad - ' & niív. \'CG """'Inteinal Powet Disiipalton IMcasu"íd oí 1 A '0 C1
CC • 3 " » PO\VC' Up
Siandfav Cut'eni
C.-ip-icilanr." '
Li'ul-l'Ti'"í.FXIAL
AO AIO. n.-w. VMA
Symbol
VIH
VIL'.-i
VOH
VOLPINT
VSBBVSB'SBB
C,
^Plll
Miny , -J n
VSS + 4 0
VS.j-0.3
-
Vgs t-2-JVS S f 24VSS + 2'1
-
-40
4 75
TVP
-
- .
1.0
-
-
0.600
_
-
106 5
Max
VccVss-íO.8
2.5
-
VsS+0.4
1.0
5.25525
80
12510
12
Unil
V
V
fA
V
V
W
V
inA
Rf
»r
ínuT'1"! Mil'"1 it».m
CONTROL TIM1NG tVcc'a5 O V ±5%. ^0, 'Aa 'l '» r H-
' Chatactedstícs
rtcquc'icv oí OpoiaiJO'i
Cfyslal Frs'iucucy
Exlernal OsciHnio' rieiiurcc/
Crysial Osciilaioi Slarl Up lime
Piore-ssot C'intfils IHALI. MP. »F. RtSfcl. IRD HíjllPIO':"';J')' Cfl'H'nl Selup hmijPiyris1"1' C'vitc-l (liín and FaU luí.?
luyo-, Uní Ar;ply lo nPSf:!!
Symbol
'o
'XÍAL
4.I0
"(C
'PCS
'PD-'PCI
MC6802NS,MC6808
Mln
0 11 0
0.4
100
200
Max
1.04 0
4 0
-
100
MC68A02MC68A06M!n
0.1
l 004
100
140
Max
1.560
6.0
-
100
MC68B02MC68B06Min
0.1
10
0-4
100
110
Max
20
80
8.0
-
ICO
Unil
MHz
MHz
MHz
ms
ns
ns
MC6802-MC6808«MC68Q2NS
188
BUS TIMING CHARACTEHISTICS
ídem.Mumbnr
1
2
3
•i
9
12
17
18
19
21
29
Charactiristlc
Oyete lime
Pglse Widih, E Low
Pulse Wtdtti. E HighClock Rise and Fall fimoAddinis Hold Time
tl'.-n Mu«>d A'M'cw V.ilid fin»' ic f i^'»* H'H" r>l
Head Dala Selug lime
Read Dala Hold lime
VVnte Dala Delay lime
Wnie Dala Hold TriceUsable Access rime ISee No's di
Symbol
'cvc
PWELPWEH
Ir. "IIAH'AVIIAVZIDSRIDHRI DOW
IDHW
IACC
MC6802HSMC6802MC6808
Min
I 0
.150
450
20ir/)
100
1Q
-
30
605
Max
10
5000
9500
25
-
270
-
-
225
-
-
MC68A02MC68A08
Min
0667
280
280
-
20
ira
70
10
-
20
310
Max
10
5000
9700
25_
-
-
170
-
-
MC68B02MC63B06
Mín
0.5
210
220
-
20
50
60
10
-
20
235
Max
10
50009700
20
-
.
-
-
160
-
-
Unil
,-s
ns
ns
ns
US
ns
ns
ns
ns
ns
ns
E \. Addiss-;
INon Muxedl
Head uaiaNon Muncd
Wfito üalaNon U'ited
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FIGURE 2 - BL
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MPU Read Dala Non-f
TIMING
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KDm-*-»•
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L(
MOTES:I Voltogs Ifvels shnwn a") Vj <0-1 V, Vn?:2 4 V. unips'; oi'ie'WiG spec'I'rd2. Measufjmenl poi"!1; sliown TP O 3 V ^ntí 2 O V. unless oifiei.vsp npied3 All elRCtiicals sliown (ni tlm MCR802 apoly lo Ihe UCP802NS fl'id MC6B08. n-iless tnherwife noled,•I Usable ÍICCRÍS limí isfTnn.rjiíiiírí by 12 • -S» -1 -175 II otvqiñfn-ínif. nol c.wctjtnd l«imo" bo-i'd RAM. [AVI appües " Rro«i3msaret')bc5lo<ed<ind p^eculed liom on-board RAM,TAV2ap-
plies. FPI noimal dnia s'uoge in HIQ ori-bo^id RAM. Ihis i^icndcd delay dues nct apply Programs cannol be execuled fiom on-bcatdRAUv/íien-isinq A.nrid B naiis IMC68AQ2. MC68A08. UCPB80?. MC68B08I On htistri RAM can be used loi dala slatage wilh all parís.
MC6802«MC6808*MC6802NS
189
PIGUnE3 - BUS TIMING TEST LOAD
C-130[)F lor DO 07. E _
-•00 uF lor AO-A15. n.".v. a»-I v;.u.
i30pF k'f BAn-= u ? i n lof D007. P
•= le 5 vn lo/ Ati AIS, R'W íir«i ,MAs ?4 Vfl Irr BA
FIGURE 4 - TYPICAL DATA BUS OUTPUT DE1.AY
varstis CAPACITIVE LOADING
n inn jno "" 50í) SOCI
FIGURE 5 - TYPICAL READ/WRITE, VMA AND
ADDRESS OUTPUT DELAY versus CAPACITIVE LOADING
flE
LA
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— r— !~- 1— nIDU ."SuAinj. i'71ÜL ieniA.n.»*iiH
" vcc • s o v- EA » c
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CL Incluid illly c«i»( «nct
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VCC - P.t. B
FIGURES - EXPAtJDED BLOCK DIAGRAM
Air. Al-i All -M? MI Allí fiS AS ft/ A6 A5 AJ A3 A2 A| AO"'• AI ?1 ,V m 13 ip ', ifi If- M 13 I? ¡J 10 9
. t M t t t t f. t t t t t t t t
^ n,.,ij, l-
Etiabts 3J-íiljiT i')-
ríTTTTTTÍ6 2/ 78 29 30 31 33 3307 Df. ni nd D3 D2 131 DO
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LO..I.OI
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P'nn'aníCt'unirí (
Poinlef L
indevPftg^sie. L
Arcii'iMiMl"!A
arcumuiaií"B
Codeñeqiiler
J !
llws
I^ \--if> HAU EiuBti
11
j 1
NOI AvailaJ 0.1 MC68C
19a
MC6802'MC6808»MC6802NS
MPU REGISTERS
A general block díagr.ini o' (he MC6802 ¡s shown ¡n Figuie6. As shown, the number and configuratíon oí trie regislersate lhe same as for trie MC68QQ The 128x8 bil RAM' hasbeen added lo lhe basic MPU. The lirsi 32 bytes can be re-laíned during pnwer-up and power-down condilions vía [heRE signa!.
The MC6802NS Is idpnlical lo lhe MC6802 except (or lheSlandby fealute on the first 32 bytes oí RAM, The standbyfealure does not exist on [he MC68Q2MS and thus pin 35must be [¡ed [o 5 V
The MC68C8 ¡s identical lo lhe MC68Q2 except (or on-board RAM Since lhe MC6808 does nol have on-boardRAM pin 36 musí be H'ed lo ground allowing the processor loutilize up lo 64K byies oí externa! memory,
The MPU has trnee 16 bit legisléis and [hree 8-bitreoislers available for use by lhe programmer (Figure 71.
PROGRAM COUNTERThe progtam counier is a two byle HG-bit} regisler that
poinls to the curtent prfígram address.
STACK POINTERThe slack poinler ís a two byle register ihat conlaíns [he
addiess of lhe next.available iocation in an external push-down/prjp-up sísele. This siack is nofmglly a random access
lead/wriie memory [hat may have any localion (address)tha[ is convenient. In ihose applications ihai requíre storageoí ¡nformaiton in lhe stack when power is lost, lhe stackmust bo non-volaliie.
INDEX REGISTERThe índex legister is a two byte register that Ís used lo
store dala or a 16-bit memory address for lhe indexed modeoí memory addressing.
ACCUMULATORSThe MPU contains lwo 8-bii accumulalors ihal are used lo
hold operands and results from an arithmelic logíc unil(ALU).
COND1TION CODE REGISTER
The cofidilion' code register indicates the results of anArithmelic Logíc Uníl operatíon: Negative (NI, Zero (21,Overflow IV], Carry (rom bit 7 (C), and Half Carry from bit 3(H). These bits oí the Condíiíon Code Register sre used as[esiable conditíons (or the condítional branch instructions,Bit 4is theinlerrupt mask. bit III. The un used bitsof Iho Con-ditrcn Code Register Ib6 and b7) are ones,
Figure 8 shows the order of saving the mícroprocessorstatus wilhin the stack.
'II piograms are nül execuied Í<orn on-board RAM, TAVl arjpües. II programs are lo be stored and executed ítom on'bo»rd RAM, TAV2op-plies. For normal dala siorage ¡n |he on-boafd HAM, Ihis BJ(|pnded delay does nal apoly. Programs cannol be executed (rom on-boafd RAMwhen using A and S parís 1MC68AQ2. MC63AC6. MCeSS02. and MC68B081 On-board RAM can be used for dala storsge with «d p«ns.
FIGURE 7 - PROGRAMMIHG MODEL OF THE MlCROPROCESSING UNIT
191
MC68Q2«MC68Q8»MC6802NS
FIGURE 8 - SAVING THE STATUS OF THE MICROPROCESSOR IN THE STACK
SP ' St»cV Poinii'CC • Condltlan Cod-M lAl«o ml'id Iff f'ac
ACCB - Accninulilot SACCA * Aecumulitor A
IXM - Ind«. n-glit»'. H.Bli.' Oidt' B BuiIXL - Inri»* n-B¡it-(. Low Oidtf B BilíPCH - Pro8'«m Counl.f. Hlgh«« Qtd»' B H¡M
FCL ' Pfoy.m Caunlir, Law-' Ord" B Bilí
MPU SIGNAL DESCRIPTION
Proper cpeíation af the MPU lequires Ihat certain controland liming signáis be piovided to accomplish specific lunc-tions and Ihat olher signal unes be monilored to determinethe slale of the processor. These control and liming signáisare similar to those of the MC68CO excepl that TSC. DBE,4>\. J>2 input, and two unused píns have been elimínaled.and the following signal and liming unes have been added:
RAM Enable IRÉ)Cryslal Connecüons EXTAL and XTALMemory Ready (MR)VCG SlandbyEnabte tf2 Output IE)The following is a summary of Ihe MPU signáis:
ADDRESS BUS (AO-A15)Sixieen pina are useri for the addrsss bus. The ouiputs are
capablfi oí driving one siandard TTI_ load and £?Q pF ThesRunes do not have three state capabilíiy.
DATA BUS IDO-D7)Eight pins are used for the data bus. It is bidirectional,
ttanslerring data to and from the memory and peripheraldevices. ll also has three-state oulput bufíers capable ofdriving one standard TTL load and 130 pF.
Dala bus will be in íhe oulpul made v/hen the internalRAM ¡s accessed and RE will be high. This prohibits externaldata entering the MPU. Il should be noted thai the miemalRAM is fully decoded íiom SOCOO to S007F. Exiernal RAM atSOOCO to SC07F must be disabled when ¡nternal RAM is ac-cessed.
HALTWhen this inpul ¡s in the low state, all activity in the
machine will be halted. This input is level sensiiive. In theHÁÜT mode, the machii>e will stop at the end o! an ¡nsuuc-
tion, bus available will be at a hígh state, valíd memory ad-dress will be at a low state. The sddress bus will display íheaddress of íhe nexl instruction.
To ensure single ¡nstruction operation, transition of theHALT Une must occur Ipcs before the falllng edge of E andIhe HALT line must go high lor one dock cycle.
HALT should be t¡ed hlgh il not used. Thia (3 goodengíneering design practico ¡n general and necessary to en-sute pioper operation o( the parí.
READ/WRITE (R/W)This TTL-compatlble oulput signáis Ihe peripherals and
memory devices whether ihe MPU ís in a read (highl or writellowl siate. The normal standby state of this slgnal is read(high). When Ihe processor is halled, it will be in the readsiate. íhis óutput Ís capable of driving one standard TTLload and 90 pF.
VALIÓ MEMORY ADDRESS (VMA)This óutput indícales lo peripheral devicea that there ¡3 a
valid address on Ihe address bus. In normal operation, thissignal should be ulílized [or enablíng peripheral interlacessuch as the PÍA and ACIA. This signal ís not three-atate, Onestandard TTL load and 90 pF may be directly driven by thisactive high signal,
BUS AVAILABLE (BA) - The bus available signal will nor-mally be in the low stale; when activated, íl will go to thehigh siate indícating Ihal the microprocssaor has stoppedand thal the addtess bus is available (but not in a three-statecondition). This will occur íf the HALT Une ¡s in the low stateof the processor ¡sin íhe WAIT state as a result of the execu-tion oí a WAIT insiructton. Al such time, all three-state óut-put drivers will go to their ofl-state and other outputs lo theírnormally inactivo level, The proceasor is removed from the
MC68Q2«MC6808*MC6802NS
192
WAIT siale by Ihe occurrence of a inasK-iblP (mas^ bit 1 =01Of nonmaslcable mlenupt. fhis outpul is capable of dnvingone siandatd TTL load and 30 pF.
INTERF1UPT nEOUEST (ÍRQIA low l°ve! on llws inpul requests ihnl an inierrupl se-
qucnce be generated within the machine The ptocessof willwaii until ll completes the currpnt insiarclion [hat ¡s beingexcul^d befóte it iscognizes the request. Al tiíat lime, if Iheinterrupl mask bit ín ihe condilion code register is not srt.the machine will begín an interrupt sequence. Tl'« índexregiste'. proqrom cnunier, acctjmu'ntors, and condiiioncode rogíster are sioied away on Ihe ilock. Nfixi ilie MPUwill injipritul lo Ihe irMerrupt leqiiPSI hy snitir'g Ihe ¡ntcrruylmnsV: bil liígliso iliai no Iiinhnr intoniipin mnvacciu. Ai ihonntj ui thp. <:vf:lf}. a 16 bil vectoring addres1; whirh is locolnilin rnnmorv locaúons SFFF8 and SFFTg is lomJfd whichcauses the MPU lo branch to afi inienupl louline m nmmoiv
The t-IALi line musí be in Ihe high state lor intem)_pis_|obe s'íiviced. Infífiupls will be latched internally while HALIis low.
A nominal 3 kd pullup íesistci lo Vcc shquld be used lofwitfi.on and opl¡rnuin contcil oí iniemiols. IRQ mav he liedditficlly lo VQC " not nsed
This input is used to reset and start the MPU (rom apovjer-down condition, (ssuliing from a povvfjr failure or aninilial Slart-up o' the piocessor. When ihis Une is IQW, theMPU is inactive and Ihe inlormalion in the legistets will belosl. If a high le>/el is detecled on ihe ínpui, Ihís will signa!the MPU to begin the le-stan sequence. This will siarl execu-
[ion oí a louline to initiali?.e the pfocessor ftom ¡is íeset con-dition. All [he higher order address unes will be forced high.For the resiart. thc lasl two (SFFFE, SFFFF] localions Inmemory v/ill be used lo load the program that is addressedby Ihe prcgram counlef. During the testart rouline, the inter-rupl mask bil isjset_and must be resel before [he MPU can beinterrupicd by IRQ. Power-up and íeset limíng and power-dow_n_s_eqiicnces are shown in Figures 9 and 10, respeciively.
RESET. whenbtought low, musí be heldlowal least thieeclock cycles. Tltis allows adequaio time to respond inleinallyto Ihe reset. This ¡s independen! oí Ihe tfc power-up resetIhai ís required.
When ÍÍESE^ is released it must go ihtough Ihe low io-high tliicshold wiihoui bouncíng, osclllaling, ot olhRfwisocausing nn eironeous reset llosfi litan thtee olor.k cyclRs).rhis tnay cainfi imprpper MPU op^'aiíon until ihe noxi validíosei.
NON-MASKABLE INTHRRUPT ÍÑMÍ)A low-going edge on ihis Inout reguests thai a non-
titaskable inte'rupt sequence be generated withln the pro-csssor. As with the interrupt requesl signal, the processorwill complete Ihe curren! instruction that is being execuledbefore it recognízes (he ÑM1 signal The ¡nteirupt mask bit inthe condition code register has no effecl on NM1.
The índex register, program counier, accumulators, andcondition code registers are stored away on Ihe stack. At theend of the cycle, a 16-bit vecioring addreas which is tocatedin memory locations SFFFC and SFFFD Is losded causing |heMPU to branch to an interrupt service routlne ¡n memory.
A nominal 3 kfl pullup resistor lo Vfjc should be used [orwire-OR and optimum control oí ¡nterrupts, NMH may be tíed
FIGURE 9 - POWGR-UP ANO RESET T1MING
VCC
J L J
Orjtion 1(Seo Nota 3etow)
Opllon 2(Sea Figura 10 ¡or
Povref-down Condition)
' 'PCr
NOTE U oonon I ¡í c'iosen, RESÉÍ and RE pins can be lied l
IPCÍ
MC6802«MC6808«MC6802NS
193
ditectly to VCG ¡í nol userj.Inputs ÍHQ and t-JMl aie hardware ¡ntRnupl lines that ste
sartipled when E ¡s high and will star I trie ínter rupi routine ona low E following Ihe complelion of an instmciion.
Figure 11 is a Ilowchart describing Ihe major decisiónpalliP and interfupt veniors of Ihe microproressor. Table 1givss Ihe memorv map lot iuietiupt veclors
TABLE 1 - MEMORY MAP FOR1HTERRUPTVEC10RS
VectorMS
SFFFESFFFC
SFFFA
SFFFB
LS
SFFFF
SFFFD
SFFFB
SFFF9
Descríption
ResMri
Non-Waskable lntsr(uplSoltv/nte ItueifUDl
tiilurruot Pcn'JfiSl
VGC
FIGURE 10 - POWER-OOWN SEQUENCE
475 V
'GPS-'PCI
VIH -3 Cycles-
FIGURE 11 -- MPU FLOWCHART
MC6802'MC6808*MC6802NS
194
FIGURE 12 - CRYSTAL SPECIFICATIONS
<yy
x r
Yl
3.58 MHz
4MHi
6 MHz
8 MHz
cin2?pF
11 pF
20 pF
18 pF
coul27 pF
27 pf
20 pF
18 pF
l Loidíng
HGh
Nominal Crvslal Pflrameiets"
RScoCl
0
3.58 MHi
eon35üF
OOISpF
>-10K
4.0 MHi
500
6 5 p F
0.025 pF
' >30K
6.0 MHi
30-50 fl
4-6 pF
0 01-0.02 pF>20K
8.0 MHz
20-JOD
4 6 p F
0 01-0.02 pF
>20K
" Iho«p are ieprpsinl3tiv? AT cui p^iallel lesonaiice ctysial parameteis only.Cryslals oí oili^í ivpB5 oí ciiis fiy a'^o be nsed.
Figure 13 - SUGGESTED PC BOARD LAYOUT
Et.vnplfi ni Boa'd Dss¡qn Usmq ihs Ovsial Osnllaipr
-20 rnrtí tnaj,I
Other S'gnnlí aie Not Wired ín lliis Atea
E Signal is V/irnd Apar! ítem 38 Pinand 33 Pin
195
MC6802»MC6808»MC6802NS
FIGURE 14 - MEMORY READY SYNCHRONIZATION
EX1A1
XIA|.
UCP807
MP
?9
38
S
Q <
D
•J74US7
Memory Ready" Generaled liom
CS Logic
FIGURE 15 - MR NEGATIVE SETUP TIME HEQUIREMENT
E dock Slretch
fhe E dock will be streiched al end oí E liigh oí tlm cyde during v,hicli MR neqative meéis Ihe Ipcs seiup lime. The IPCS selup lime islefoi'iiiCRd lo Ihe la!l oí E II ihs \pcs selup timéis not met. E w¡II bo sltelched al Hie end of Ihe nexl E-high V4 cycle. E will bestielched ¡nín-len'-nl miilitpl'": oí Vi cydes
Resuming E Clocking
mTÍIR E c'oc't will resume nomml opeifllion a\e end oí Ihe "i cyclR durmg %vhich MR asseilion meRls Ihe Ipcs selup lime. The tpcS selup time15 fe'ettinccd to transilinns oí E v/eie ¡1 nol sirelchccl. K IPCS setup lime ¡s not mel, E will [gil at the second possible iransiilon lime altfjr MR isa5í<í'ied riinie >s no diiect mpans oí dñ'ñriuminp «hen ine IPCS '«'ctences occur. unless ihe synchronizing círcuit oí Figure 14 is used.
MC6802-MC6808-MC68Q2NS
196
RAM ENABLEIRE -- MC6802 + MC6B02NS ONLY)
A III compatible RAM nn.ihle iupui rnMifpk thn on diipMAM oí llin MCf>fln2 VVIicn pl.inrd in Ihc 1-iqh Malí», |ht> ñuchip itiewo'y is enihlntl In i«jspond to thr MPU rnnttols InIho luw siaio. HAN' i?; diirablnrí Hir. pin innv ,11513 bu iililippdlo r|isabl<3 ipading and wiiiinn Ihe u" cl'ip flAM iliinnp apowñt-dov/n siiuEi'ion FlAM Entibie musí híi lo--v threecyde1; beío'p V^c gr-Qs bnlow -1 75 V during EJOWRI down.RAM enable musí be iiví low en the MC6P08. nE should bet¡p.d to tr»p cormct li'gh or low siate ií not ur-»d
EXTAL AND XTAL
These inputs are u^ed (oí the ¡"t^rnal oscillaior that mayhn cfysiíil rnntfoll°d Hieií! connficiions are 'or a paia'le!lesnnaril fuitdaiiwntal rf\stal ÍSP.P figuro 12) ÍAT-CUI ) Adivida by-fnur nicuil Hns br^n addnd so a 4 MMü cwstal tnaybo tisnri in ti^u o' a ' MHz rryslnl !or a mofe cosí effeclivesyslcín AM Ptatupta :>f thp crvstal circuí! Igyout is sliovvit ¡nFigijip 13. Pin 39 rnay hg dnvRii cxlnínally by a TFL inputsignal fo'Jf tinrjs ihe iPiuirori 5 dock fiequency. Pin 38 is tobe gioundsd.
An RC npt'.vorí; ¡? not fiiiectly usab'e as a ffsgu^ncysou[ceonniiis3ña'id39. An RCumwntk ivp*? TTLnt CMOS'owillator will vvork wnll as lonq as th^ TTL of CMOS ouipuidnvcs llifi Oí* chip "scillalor
LC ii(?|Wf)if:s aifi nol [Rroinmendcd lo bR tlSfiri in placn oíthe rrysl.il.
U an e^lPfal clnck ís u?erí. il may not be halted fof morethan tpWiL- Tl|f! MC6802. MC6808 and MC6802NS aredytiarnic paMS "xC'ípl for Ihe intnrnal RAM, and requite Iheexterno' f.!cirk to ífl'^in inform^t'-in.
MEMORY MEADY (MR)
MR ¡s a I íl. cornpatibto inpul rjignal controlling the sirot-cliltig o( E tJsso' WH ifíqijiíepsynnhronrzalinn vvilii the^xlosiqti.il, an slinv/n in TíqnrM 14 When MR is high, E vvill he innoirna! opiialion When MR ¡s low, É vvill be slinlcherj ¡ti*tegial numbpis of half peiiüds, ihus nHowing intodgce toslow ineriKiiírs. Mnrnory Ready timing is shown ¡n Figure 15.
MR should he lied high (ronnected dírectly to V(x) ^ no'used This is necessary lo ensure proper operation oí Iheparí. A máximum strstch Ís tcyc-
EMABLEIEI
This pin supplies the clock for the MPU and the test of thesysiem. This is a single-phase, TTL-compaiible dock. Thisclock may be condüioned by a memory lead signal. Fhís isequivalenl to ¿2 on Ihe MC68CX) This output ¡s capable oídrivíng one standard TTL Inad and 130 pF.
VGC STANDBY [MC6802 ONLY]This pin supplies Ihe de vollage lo Ihe first 3?. byies of
RAM as well as the RAM Enable IRÉ) control Icgic. Thus.reientíon of dala in this ponion oí the RAM an a po-ver-up,pov.er-down. or siandby condiiion is guatantecd. Máximumcuirent dffiin ai Vgg máximum Is ISBB' ^or the MC6802NSthis pin must be r.onnec!ed lo VCG
MPU INSTRUCTION SET
lh» inriltucüoM snt has 72 dilícicnl inslfuctinns. Indudedata b'nafy and don'ma! arilhmelic, lopical, shifl, lotate, load,sioie. ronditionol or unrondiliona! hranch, interfiípl andstnfjk nmniptilaiion in^tuciions (Tahlcs 2 througli 6). The ¡n-sliiictinn sol is the same as thnl íor the MC6800.
MPU ADDRESSING MODES
Hiere are seven addiess niodes that can be used by a pro-gtommer, with Ihc addressing mode a function oí both thelyps of insuur.iion'and the coding wílhin Ihe instruction. Asuir.maiy oí tlie addressing modes for a particular ¡nstructionf!íin be íound ín Tnble 7 along wíih Ihe associaled instructionexeculion time ifial ¡s given in machine cyclds. Wilh a busfieqiisncy oí 1 MHz, [hese lirnes would be micro secón ds.
ACCUMULATOR (ACCX) ADDRESSING
In accurnulator only addressing, either accumulator A oraccumulator B is specífled. These are one-byte instruciions.
IMMEDIATE ADDRESSING
In tmmediate addressing, Ihe operand Is coniained Ín Ihesecond byle of the ¡nstruction except LDS and LDX whlchheve the operand in the second and ihird bytes of Ihe ¡n-slructíon. The MPU addresses this locaüon when it fetchealhe* immedraie instruclion for executíon. Thege are two- orthree-byte rnstructions.
D1RECT ADDRESSING
In diiect addresñing, the address of the operand is contain-cd in lhe second byie of the inslructíon. Direct addressing'allows the nser lo díiectly addiess the lowest 256 byies Ín themachine, i.e., locatíons zero Ihrough 255. Enhanced execu-lion times are achíeved by storing data in [hese locations, Ininost conliguratlons, it should be a randonvaccess memory,These are two-byte ¡nstructkms.
EXTENDED ADDRESSING
In extended addressing, the address coniained Ín the se-cond byte of the insiruction is used as the higher eíght bits ofthe addiess oí the operand. The third byte of lhe instructionis used as the lower eight bits of lhe address íor the operand.This is an absolute address m memory. These are three-byteinslructions.
INDEXED ADDRESSING
In indexed addressing, the address contained ¡n the se-cond byte of lhe instruction is added to the ¡nd«x register'slowest eight bits in Ihe MPU. The carry ís'then added to thehigher order eight bits of the Índex regiater, This result iathen used to address memory. The modifíed address Ís hefdin a lempórary address feglsler so thera ia no chango t6 thaíndex register. These are two-byis instructbna.
197
MC6802'MC6808-MC6802NS
IMPLIED ADDRESSINGIn ihfi implied nddror,=;iiic] rnnijf?, iho insiiucHon gtvjs thp
addross (i R., rtaok pnint^r. índex rnqísipf. ole ) Ihise amon° byle ínstiuciions.
RELAT1VE ADDRESSING
In jolntivp artrtfPS'iinci. lh«5 ntltítr**1* rnfitni»*?d i'i thn ?nrvnd
byte oí Mis instruciion ¡s added lo ihe program counter'slowest eigiil bits plus two Tlie carry oí boírow is ihen addodlo the high eighl bils. Tltis allows Ihe user lo address dalawithin 3 range oí - 125 lo 4-129 byles oí Ihe present instfuc-lion. "Inese are two byle ¡nstructbns.
TABLE 2 ~ MICROPROCESSOR 1NSTRUCTION SET - ALPHABETIC SEQUENCE
ABAADCADDANOASLASR
BCCBCSBEQBGEBGTBHIBITBLEBLSBLTBMIBNEBPLBRABSRBVCBVS
CBACLCCU
AAALAA
cBBBBBBBBBBBBBBBB
dd Accumulalcvsdd wilti Canyddxjical Andilhmelíc Shrft LpftilhmelV; ShHt n¡ght
anch rl Carry Clenranch r( Carry Set
CIRCLVCMPCOMCPX
DAADECDES
anch i( EquaJ tn 2ero DEXanch íí Grgaler or EquaJ Zeto ppaaoch rl Grealer than Zeronnch ¡1 Higher INCI Testanch rl Less Of Equalanch rl Lowei or Sameanch il Less Ihnn ^groa'*cli rl Minusanch rl Nol Equal lo Zcroanch rl Flusaoch Alwaysanch lo SubfOulineanch rl Overllow Cleararx:h íl Overllow Sel
Compaie AccumulalorsClear CarryCiear Inlerrupl Mask
INSIMX
JMPJsnLOALDSLDXLSR
NEOfJOP
ORA
PSH
ClearClear OverJIow-CompareComplemenlCornoaie Index Regisler
Decimal Adju^lDecíemenlOecremen! Slack PoinlerDucrement Index Regisler
E*clus¡ve OR
IncremenlInciement Slack PoinlerIncremenl Index Regisler
JumpJump to Sutxouline
Load AccumulalofLoad Slack PolnterLoad Index HegislerLcgV;Fil Shrh Righl
NegaleNo Opeíalicn
Inclusive OH Accumulalor
Push Dala
PUL
ROLRORHTIRTS
SBASBCSECSEIS6VSTASTSSTXSUBSWl
TABTAPTBATPATSTTSXTXS
WAl
Pulí Data
Hálale LeftRoíate RlghlRelurn írom InleiruplRelurn (rom Subtooline
Sublract AccumulalorsSoblract wüh Cairy
Sel Inlerrupl MaskSel OverflowSlore AccumulalorStore Slack RegisterSlore Index RegislerSubtraclSoftware Inlerrupl
Transler AccumulatotsTranster Accumuiatorj lo Coodilion Coda Reg.Transíer Accumulalo«iTiansler Coodttíon Codo H«g. to AccumuialorTestTransler Slack Poinlet to Inda* RegtalerTransler Index Register lo Slack Poinler
Wait lor Inlotrupl
MC6802«MC6808'MC68Q2NS
TABI.E 3 - ACCUMULATOñ AtJO MFMORY INSTRUCTIONS
198
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TABLE 4 - INDEX REGISTER AND STACK MANIPULATtON INSTHUCTIONS
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TABLE 5 - JUMP AND BRANCH INSTRUCTIONS
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SPECIALGPERATIONS
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PC Subrnulíni
TABI.E 6 - CONDICIÓN COOE RHGISTER MAHIPULATION 1MSTRUCTIONS
CDND. CODEHEC.
U;OPERAÍ ldHS MNEMtmiC
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1 lljitvl «' fl^iiil lanOOOlJtr; IB.I ci •-« a«iiii / noonminirl IB- el ni O'umut-.iiuf ijitNPiiMPitwíni Hrn n.j.j-cr ^'Ht-ih,
N«>ri.i'>-l>lr'f.<niit<YVtli (Rn VI ;ll Optunrl 10900030 pinM i" t.r o»'f, 13.1 VI 'ti Or»»"d 01IIMM pfic- ia"?e-.in"'G (El VI ti' '.?! nm1 m "ni" il (|<jlC*'i'i iS-lit-j,n( fi
t IB' "1 Ir Sir'Mol rlHlll ti^HliCtnl «SI Mr • P8 IBi VI If 2'I tamul.™ ni c^rrllo* Irom tubUKlion n
'> 1 Iflp >1\r Reiutllfillhin/MDÍlB.l IS 1)10 [A l ] lo ¡1 Condmon Curie flfí'l (I Ilom Slu> ISft Sp11 'fl. 1) St n^ffimltiiuploaurj II pitíioully «l.i Non
In iiitpl it ir qui'tti lo KI| Id- *Ji| lUtt1? 'Allí S- ircpidipjii) |ht {Qfllrnliat Actiinulilar A
MC6802-MC6808-MC6802NS
TABLE7 - INSTF1UCTION ADDRESSING MODES AMD ASSOCIATED EXECUTION TIMES[Times ín Machine Cvcle)
201
ABAACCADDONUASLASRBCCBCSBEABGEQGTBHi31 rBIEBLSOí'a MIBNGBFLBRABSRBVCBVSCBACLCCLICLRCLVCMPCOMCPXDAADECDESOEXEOH
u E au E -< - 0
2 32 3c 3
22 .
UJ
44
6e
•oc
5
557
"c_E
INCINSINXJMPJSRLDALDSLDXLSRNEGNOPORAPSHPULROLñonmiRTSSBASBCSECSEISEVSTASISSTXSUSSW1ÍA3TAPTBAIPATSTrsxrsxWAI
Xuu<2
22
-
22
•
•
2
^ _
1 1
2 .33 43 i
2 3
.
2 3
455
2 3
• -
|
UJ
6
3945566
-1
66
4
566•1
6
í1e7
4856677
5
77
5
6775
7
1o.
_§
9
2o 2
MC6802-MC6808'MC6802NS
SUMMARY OF CYCLE-BY-CYCLE OPERATION
Table 8 provides a detallad description of the infortnationpresenl on Ihe address bus, dala bus, valid incmory aridressune IVMA), and the read/write Ihe (R/W) diiring each r,yc!e(or each ínstruciion.
This informalion ¡s usetul ¡n comparing actual with ex-pected results during debug oí both software and hardware
as the contiol program ¡s execuied. The inlormalion ¡scalegorfred ¡n groups according lo addressing modes andnumber oí cycles per ¡nslruction. Un general, ínstruclíonswith the same addressing mode and number oí cycles ex-ecute ¡n the same manner; excRptions are ¡ndicated in (helable.)
TABLE 8 - OPERATIOMS SUMMARY
Addr««Mode>nd ¡ntlrucUont Cyclei
Cycl- VMALfn* Addien Bul
R/WUn» D»ta Huí
ADC EORADD LDAAND ORABIT SBCCMP SU8
CPXLOSLDX
2
3
1
2
I
2 •
3
1
1
1
1
1
Qp Carie AHrffci!
Oo Cade Aridren * t
OD Corle Addr;«Op Carie Addreu » 1OD Code Addre» * 2
1
1
I
1
1
Op Corte
Opxrsnd D«U
Op Cod»
Opannd Din IHÍgh Ord«r Byul
Opennd Dm ILow Ordtr Sytt)
DIRECT
ADC EORADD LOAAND ORABIT SBCCMP SUB
CPXLOSLDX
STA
STSSTX
INDEXEDJMP
ADC EORADD LDAAND ORABIT SBCCMP SUB
CPXLDSLDX
3
4
4
5
4
S
6
1
2
3
1
2
3
4
1
2
3
4
1
2
3
4
5
1
2
3
4
1
2
3
4
5
1
2
3
4
5
6
1
1
1
1
1
1
I
1
I
0
1
1
I
0
11
1I0
0
110
0
1110
0
11
Op Code AddieiJOD Codí Add'esi ' 1Adrifeií oí Opersnd
Qp Cade AdrffeitOD Code Addreii »- 1
Addreu o' OoerandOperand Addreti 4 1
On Cod» AdríretiOp Corte Aridret* * 1Dcillnation AddreuDeitinatíon Addf*nOP Code Addteii
Oo Code Add'eii *- t
Addíen oí Opeíand
Addruil of ODersnd
Addresi of Owrand + 1
Op Code Adtffeii
Op Cade Addfeti -*- 1
Inden Regliie'
Inde» Regliter Pluí Olfieí (w/o Cirry)
Op Code Addresi
Oo Code Addreu + I
Indei Regluer
Index Reglitír Plut Off iet (w/o C«rry)
Index RegluerPluiOfli.t
Op Code Addrsii
Op Code Add'eit »- 1
lode> Regliter
Indíi Rsgliter Pluí Oífiel (w/o Carry)
Inds* RrgliterPlu) O/fjet
Index ReqlitetPIuiOídet +- 1
1
1
1
1
1
1
1
1
1
I
0
1
1
t
0
0
111111111111111
OD Code
Addren af Ocxrand
Opflrand Dala
OpCode
Addrul oí Opcrartd
Operand Dad (Hlgh Ord«r 8vt<)
Op*raod Dit* (Low Ord«r Byltl
0 D Code
Deiiinallon Addreti
InoUvanl D«t» INolt 1|
Di ti (rom AccurnuUtof
OoCod»
Addf en of Opertnd
litelevant Dalí (Nou 1)
Reglnef Dat» (Htgh Ordsf Byt»)
Regiiler 0«l» {Low Ordar Byul
Op Cod«
Ollset
Irreleuam Dat» (Note 1)
Irnlivant D«ti (Note t)
Op Cod»
Ofhet
Irrtlevant Dtti (Not* 1)
lrr*le«»nt Dm (Note t)
Opvrand D»t»
OpCodi
Ollt*t
Irrt1ev»n< D*t» (Ñola 1)
Inelevurtt D.tt INolo 1)
Operand Dit» (H'gh Ofd»r Bytel
Operand Da» (Low Ordtr Byi»!
M C6802* M C68Q8» M C6802N S
203
TABLEB ~ OPEBATIOMS 5UMMARY (CONTINUED)
Addren Modaand Initfuctiont
Cycl-Cyd« | a
VMA 1Un» | Addrm Bui
R/VYL!n< D*t» Bu*
INOEXED (Continuad!STA
ASL LSRASR NEGCLH ROLCOM ROODEC TSTINC
SISsrx
JS"
EXTENDED
JUP
ADC EOflADÜ LDAAND ORABIT SBCCMP SUS
CPXLDSLDX
S T A ASfA H
ASL LSRASR NEGCLR ROLCOM RORoec rsrINC
6
7
7
f)
3
a
5
5
5
1
2
3
4
5
E
1
2
3
4
5
E
7
1
2
3
4
5
5
7
1
2
3
-1
5
6
7
a
1?3
1
2
3
4
t
2
3
4
5
1
2
3
4
5
1
2
3
4
E
6
1
I
0
0
0
11I0
0
10
1/0'Note
31
1
1
0
0
0
11110
1I0
0
0
1t1111111111i110
1I11I0
\¡Note
3]
OD CorJ: AdrlríSi
OpCodi Acídren * 1
InrJr- Hr-ginef
Indst nrijíilpr Plus Olfict Iw/o Carryl
InfJix Hegliter Plut Off iet
Index Registe! Pluí Ofdet
On CoHe Aridreii
Op Cori; Addiesi f 1
Indfix negiiff
Index RegíifrPluí O Km (w/o Carry)
Indei Reolsler Fluí O f f se t
Inde- Ráster Plus O f f s e t
lnrt»i H-tl!«prPluí OÜIíl
OpCodq Aíl-lieii
OpCcidc Adilreii t 1
Intie. Rígisiíf
lnrfc< ncq'íter Fluí Of'lCI (w/o Carfyl
Inda* Flrglster Plu» Odie!
índex Hegisler Plus O f f s e t
Indej Reqíster Plus Offset * 1
Op Cede Addfen
Op CoiJo AfMreti • 1
Inrin- flcgljlsf
SiarV Poi'Uer
Slarli Point-í 1
SI3EV: Pointer 2
[.irlo- Rcgisler
Inde* Reglstef Plus Ofíset íw/o Carryl
Op Coile Artflrest
Op Coríf Arlririis 1 1
OpCode Address * 2
Op Cod» Addrt-si
On Cnrie Add'íti ^ \p Code Add/pss ' 2
Addresi o' Opetand
Oo Code Addreis
OD Code Addfe» * 1
Op Code Address t 2
Adrf'eis oí Ooe'and
Addreii oí Operand + 1
Op Code Adriren
OD Code Aridreti V 1
Op Code Aridteii t 2
Operanrl Deitlnalíon Addresi
Operand Deitlnatlon Addren
Oo Code Addtíis
Op Code Addresi 4- 1
OpCode Addrsis *- 2
Addn» of Operand
Addreis of Operand
Addren of Operand
1
1
I
1
1
0
1
1
1
1
1
1
0
111110
0
1110
0
111
I1111111111111110
111110
OD Coda
Olíseí
IrreJevant Dat» (Note 1)
In-levsnt Dala (Note I)
Irrnlevant Data (Note 1)
ODerand Dat*
Op Code
Oílwt
Irrelevjint Data (Note U
Irralavant Odia [Note 1)
Curren! Operand Data
Irrelevan' Data (Note t )
NÍW Ofierand Data INole 31
OD Cade
Offst t
Irrelevant Data (Noli 1}
Irreleuaní Data (Note 1)
Irrelevanl Dala (Note 1)
Operand Data (Hlgh Order Bytil
Operand Data (Low Order Byw)
Op Code
Offset
Irrelevant Data (Not* I)
Heluin ArJdreti (Low Order Byial
Return Addren (Hlgh Ord*r Byit)
Irrtleusnt Dat* (Non 1}
Irrelevant Data (Nott 1)
Irrelevant Dan (Note 1)
Op Code
Jump Addren (Hlgh Order Byte)
Jump Aridreii ILow Ordsr Bytt|
OD Code
Addfess of Ooerand (Hígh Order By\«}
Addresi oí Operand ILow Ofder Byií)
Opirand Dat*
Op Code
Addreis of Operaod (Hlgh Order Bytel
Addrets of Opennd (Low Ofder Byie)
Operand Data (H ¡oh Ofder Byt»)
Opertnd Data (Low Ord«r 3vtt )
OD Cod*
Deitln»tlon Addriit (Híari Ord«r Byte]
Deitlnatlon Addreti (Low Ordsr Byt«)
Irreleuant Dala (Nota 11Dat» Irom Accumulator
OpCode
Addresi of Operand (Hlgh Order Byi«l
Addreii of Op«rand (Low Ord«r Bytel
Current Op^rand Data
Irrelevant Dat* (Nota I)
New Operand D»ta (Nota 3l
MC6802«MC68Q8«MC6802NS
204-
TABÚES - OPERATIONSSUMMAHYICONTINUED)
AddfsiiModstnd Innructioni | Cyele*
EXTENDED (Continuad)
STSSTX
jsn
6
9
Cycle"
1
2
3
4
5
6
1
2
3
4
5
6
7
8
9
VMALlne
1
1
1
0
1
1
1
1
I
1
1
I
0
0
1
Addf»n Bui
Op Code Aridre»
Op Cods Addresi t 1
Of> Code Addte» 4 2
Addreii of Ooerand
Add'sn o' Onarand
Addreii oí Operand +• 1
Op Code Adricé!
Ou Cods Adrireii *• 1
Op Gorfe Aildro» ' 2
SuhroUline Slarllng Addfen
Slar.k Polmer
StSC1: Poiotiif - 1
StscV Pointer . 2
On Code Addfen 4-2
Op Code Addreis t 2
fl/VÍLln.
1
1
]
1
0
0
11110
0
111
Oiii Bui
Op Code
Addreti of Operand ÍHIgh Order Byie)
Addfei! oí Opsrand (Low Ord*f Byta)
Iríelevsnt Dais (Nota 1)
Opirand Dala (HIgh Order Byiel
Operand Dala (Low Order flyul
On Cod*
Addííii of Subrouilnc ÍHIgh Ordef Byiel
Adriieii oí Subroutine ILaw Oider Byie)
Op Codc of Nexl Imltucilon
Return Addren (Low Order Byie)
Return Addren [Hl^h Otder BytoJ
Irtelewanl Data (Note 1)
Jrfeleuam Dala (Note U
Addfe» of Subroutíne (Low Order 8yte!
INHERENT
ABA DAA SECASL DEC SE1ASH INC SEVCBA LSR TABCLC NEG TAPCLI NOP TBACLR ROL TPACLV ñon rsrCOM SBA
DESDEX1NSINX
PSH
PUL
rsx
TXS
RTS
1
6
4
4
' 4
4
5
!
2
1
2
3
4
1
7
3
4
1
2
3
4
1
2
3
' 4
1
2
3
4
1
2
3
4
5
11
tI0
0
1110
i10
1110
0
t10
0
110
1
1
Op Code Addren
Op Code Addren •• 1
Op Corlo Addreii
Op Code Add'esi -1 1
PreuioUS neqiiter Coolenti
New Regísier Conlenti
OtJ Code Addís»
Oo Gorfe Addfíii * 1
Sta^k Pointer
S\ack Poinier - 1
Op Cade Aridresi
Op Coc^e Addreu 4- i
Stack Poinfr
Slack Poímer * I
Op Codp Artdieis
On CniJfi AíídfBH * 1
SiacV Puíniet
New Index Reglitct
Op Code Add'css
On Code Addteis * 1
Index icgístcf
New StacV Poinief
OD Code Adüfoii
Op Codí Addfeis * 1
Siack Poínief
Slack Palmer *• I
Siack Polntei t 2
11
1111110
111111111I11t1111
1
Qp Code
Op Code of Nexi Initructton
On Code
On Code of Next Imtrucilon
lireleuaitl Dala [Note 11
Irreleuanl Dala |Not« 1)
On Code
On Code of Next Iniíruction
Accumulator Dati
Accumulaior Dal»
Oo Code
Op Code a' Nexl Iniírucilon
Irrelevant Dala (Note 1)
Operand Dala (rom Stactc
QpCnrfe
Op Code of Ne>| InttM'ction
Ifrelívant Dala {Note I)
Irrelevartt Dala (Note 1)
Op Code
Op Code of Next Initruciion
Irrelevant Data
Irrelevint Dan
Op Code
Irr-levanl Dsia INoi>2)
Irrelevant Data [Noíf i)
Addreii of Next Innructlon (HlghOrder Byte)
Addre« of Nexl Initructlon (LowOfder Byta)
MC6802'MC6808'MC6802NS
205
TABÚ 8 - OPERATIONS SUMMAnY [CONCUJDED]
Addreu Modeand IntirucIJoni
INHEFlENf (Conlinued)VVAI
nn
5WI
Cycle*
9
10
12
Cycl:=
1
2
3
4
5
6
7
3
9
1
2
3
4
S
6
7
8
9
10
1
2
3
4
5
6
7
a9
10
1!
12
VMALint
1 n
1
1
í
1
1
1
t
1
1
i
0
1
1
1
1
1
1
1
1
I
1
1
1
1
1
1
1
0
1
1
Addreu Bui
Op Cods Addren
OpCode Addreu * 1Slick Toíntsr
Stack Pcinter - 1
Stack Poicar - 2Stack Palmer - 3StncV Painier - 4
Stack Pointer - 5Slack Pointer — 6OD Code AddisuOp Code Addreii * 1Stack Fo!nt;rSlack Fointer *- 1
Stack Poinser <• 2Slack Pointer l 3
Stack Fo'rite' * 4
Sinck Poínter -f 5
Slack Poinisr +• 6
Stack Point?( * 7
Op Code Addr»is
Op Code Addrpii *• 1
Stack PoiniEfStack Palote' - 1Stack Polnier - 2Stack Pointor - 3
Stack Poinie' -. 4
Stack Poíntef - 5Stack Pointer - 6
Stack Po-niT .. 7Vector Addreu FFPA (Hexl
Vector Addiess FFfB (Hn-l
R/WLin* D«n BUI
p- 1
1
0
0
0
0
0
0
11II1
111
1
1
1
1I0
0
0
0
0
0
0
1I
1
Up Code
Op Code of Next Inmucilon
Relurn Addren [Low Order BytelReturn Addreu IHIgh Ofder flyta)Indnx Regitter (Low Ord«r Byti)Index Regliür [Hlgh Ord«r BytelContení) oí Accumulator AConnnn of Accumulator BCont»n» of Cond. Cod« ReglitarOp CodaIrre!9«ant Dat» (Not* ?)
Irrelevíni D«ta [Note 1)Conten» oí Cond, Cod* Reglrttr fromSlackConisnti oí Accumulttor fl Irom StackConisnti of Accumulator A (rom Suck
Inden Reglit»' ffom Sl»ck [Hlgh Ordtr
Indei Regltisr from Stack (Low OrderByte)Next Innructlon AddrM» from Stack(Higrí Ofder BytalNext Initrucilon Addrtti from Stack[Low Ordar Byttl
Op Code
Irrelevant Data (Non URelurn Addrsu (Low Ordef Byn)Return Addrett (Hlflh Ordtr Byt«)Ind-x Reglmr [Low Ord«r ByttlInd-x Reghtír (Hlgh Ordtr Byn)Contení! of AceumUlitor AContenti oí Accumuiator B
Contení! of Cond. Code RejítttfIrreievaní Dala (Note 1)Addrftí» of Subroutlne (Hlgh OrderByielArtdrrH oí Subroutlne (Low OrderByn)
HELATIVE
BCC BHI BN£BCS BLE BPLBEQ BLS ERABGE BLT BVCBGT BMI BVS
BSR
4
g
1T
3
•1
I
2
3
4
5
6
7
0
110
0
110
110
0
0
Op Crjdc Aríd"Mi
Op Cotí- Adrián ' 1
On Code Aridre» t 2
Branch AddresiOp Code Add'eu
Op Cade Add'eu + 1R-turn Addieu oí Main Progom
Slack Poínler
Slack Poínier - 1Stack Poinler - 2Retuin Addren oí Main Program
Subrouiíne Arídress (Note -1'
111111I0
0
1t1
Op Corle
Branch Ofljellirelevanl Data (No|« U
Irtelevanl Dala (Not« 11Op Code
Branch OfíieiIrrelevant Data [Note 1)Return Addttu (Low Ordar Bytt)Relurn Addren (Hlgh Ord«r BynlIrrelevaní Data (Non 1)
Irrelevant Data (Not« UIrrelevinl Din [Non t)
NO I ES1 U -jRvíce vil'ici* is .•)dijmsií«1d -!uii"g t'ns c>c!f! uses VMA. trien tho Da'-i 8-is
UopnnrJinfj oí' bus cnpnnt3"Cn. dará ('«tn 'he nrovoii-; <-v';1" may be tetairfíl rm2 Dnta iSiono"ítJ hy lli» MPU3 r« í S f. VMA = O -Tid Or^iand -iit-.' d-fs "it 'tirjnqc•I MS Bv"? "I A'M«fl-.= 0-i^sMS B^I-Í "1 A-id-Fi" d BSR «-íir.jf \,nn ,ind L? Bv""
l go to Ihe high-ímpcdance Ihrefl-síale condillon.Data Bus.
•I Addres-i Bus-LS Byte oí Sub-Routina Address.
(M) /VÍOTOf7O¿L/l
PERIPHEF1AL INTERPACE ADAPTER (PÍA)
Iho MC?821 Perinheral Inlerfac'' Adepler próvidas the universalmeans of ¡ntnil.icing periphpral 'pqj pmenl to the M6POC amily ofnnniopiocn^snrs Thís devtce 13 capgb'e of inleifa-íng [he MFU top<jrrpherals through twn 8 bit uidirficticmgl periphoial data buses andfnuí coniíol lines. Mn exlfiínn! tfgir ¡<; I<?T,H rnd (or ¡nterfacing to rno<!t
Tíio fiinctional configu'alinn of Itin PÍA is programined by Ihe WPUduring systein ifíitin'ízathn. Ear.h nt thr ppiiphetal dala 'inns can be pro-gramin«d lo oct as an ¡np>it oí QU'PUI. arid Bach of the tcur con-iiol/intpnupt Mués may be ptoa'a'r'med for ene of SRvernl cantío!nic'dps. This nllaws high doqree of Hexibility ¡n thn ovjrall opeía'ion ofIho irilcifn^o.
• P Oii niditrniinn.nl Data Bus lor Cnrurnnnicatinn wtlh IhoMPIJ
* Twn BidíiT'íiipn-i1 9 Bu Bus^s fo' nl°ffnc^ tn Pflripherals
• fwn rtf'fimmttnhle Cnntiol R^qislnis
" íwo P'ogfamrnahl'? Dala nírfic'io" Req slets• Tour IndividuaHy Conliolled ln errupt Input Une-;; Two
l.'snb^ as F'eíiphoral Cnntral Outpiíts
* 1 land^hnke Conifol Lonir fnt nput nnd Output Penoi^ra!Operaticn
• Hiqh Inipedarice Ihie'í-Siaifi and Direct Transistor DrivaPeiipheral Linos
• Piogtam Conirnltad Irlefiucl a»d nternjpt Disable Capability
• CMOS Urive Cnpab'litv orí S de A Feripheral Unes
• Two TTL Dtive Capability en All A and B Sirie Bufíers
• Statir: Op°rat>on
MÁXIMUM RATINGS
Charactarinlcs
Suuoly VoltageInput Voliage•^p'jfaiing reuiperaiu'e Range
MCB821. MC6ÍA21, MC68B2IUC6821C. MC68A21C. MC58B2IC
Slofuge lernpeiíiiuie Range
THERMAL CHARACTERISTICS
Svmbol Valúa
VCC -03 to - f - 70Vin -0.3 10 t 70
TA 0 10 7C-40 10+85
rsig -5510 uso
UnitV
V
"C
•c
Characteristic Symbol Valuó Unit
The'mal nesistanceCeramic .PlásticCardiq
JA ,?, -C/W
60
rh¡« flevic" roniaini ciKuiiry n pfolRCt "lie i"DUt5 agntrtsi damage due lo liiglisiatif; voltagfí oí Bl«emc lie'rfs. howeve', H is advised tf'at nonnal pcecaunonsbe nhen to ava«Í applicai'nn oi any vo'tage hghpi than n«ai mum-fnindvollngis lo Ihis high-unneda1"^ cncuit ne¡abil¡ty o' ope'ation is ent'anced ilunii fl'l inpiMs oro liod to an po'opriat^ logic voliage li e . eitl'S' Vgg or VCG'
MCG821(1.0 MHz)
MC68B21(2.0 MHz)
MOS(N-CHAMNEL, S1LICOM-GATE,
DEPUETION LOAD)
PERIPHERAL INTERFACEADAPTER
^ "5PPÍÍÍ1 L SUFFIX
l^^prPllcERAcTs^AGE
^^ •MW^•^•B^W^lHlln S SUFFIXi W* \\ \] • \ 1 : l ' ceaoip PACKAGE
M | l ! ' - CASE 73*
^ l lh- ' ' P SUFFIX1 . • ' ' PLÁSTIC PACKAGE
CASE 711
vssC
PAOC
PAlC
PA2C
PA3[
PA4'[
PA5[
PA6C
PA7[
PBO[
FB1[
T82[
PB3[
PB1[
PB5[
P86[
PB7Í
caí ECB2Í
VGC!
PIN ASSIGHMEHT
1^ ^-J ¡ü
7 39
3 38
4 37
5 36
0 35
7 3-J
B . 33
9 32
10 31
11 30
12 29
13 28
U '¿7
15 26
16 25
17 24
10 23
19 22
20 21
1CA1
]CA2
1ÍRQA ' .
]IROB
]RSO
JRS1
3R6SET
3 DO3D1
3D2
ID3
1D4
JD5
3 06
3°7
JE
1CS1
JCS2
jcso3RAV
207
MC682TMC68A2TMC68B21
fhn nvn|f>í]<1 rinp j
POWER CONS1DERATIONS
!nii'['°'T'i"?. I j, iri T >;qn he ob'3im?cj fro'n
M)
Í*IU1 - 'CC " 'l'CC- Wit's • C'"p Intpmal Pnv.fj-
Pt'Cnr •"P"'1 Pr/./v Os-íTMli"-!. W-i"s •• -Us?" Deleimineri
¡"tu \iv.r-\s PpQnr^'lIJI "i"d ra" b*? " l derí PpORT mav hEíccm? í'qnificaní ¡I ihp dfjvice ¡s conflgufed loiv'" Dsirlinqtfin híi n? Of Stnk LED load*í
Afi a¡T'Ouin;i|í? inlqtiftisiiip hn['.vn°" PQ nfifj TJ í.i Pp(>P r '*» "«íg^ciRdl iv
P|T K U j t 273'CI 12)
Snlviníj Bfinaimn-í 1 nnt! 2 t(ji K qi».
K -r [ ) . i rA'273'Cl í - f l jA'PD2 I3t
Wl« ?f? K -s -i mtiMni'* t'"iini'»"n tn ti"t pvttot'v pul K r,ifi I"1 ilfMnnu¡i'od Ifomn'iuatinn 3 by tncasuríitg Pp Ia| equilibrium)i n Vnfiwn i A U-íi'iq >'»- v.nrMfj o' K M-" vni,,0q n( pp nn-.I f j ran bf cblainecl bv st'Iving flqtjalions MI and (21 itera tively for anylMonf I A
DC ELECTRICAL CHARACTERIST1CS <vcc - 50 Vd-
Charactaristic
unless oiherwise noiedl
I Symbol Typ Max
BUS CONTROL INPUFS m/w. Enabie, RESET, RSO, RSI, eso, csi. cs2)Inpnl Hiqh Voltage
Input Low Voltaqe
Infiul Leakage Cu»»nl IV¡n = 0 10 5 25 V!
Capacilance (V,n"0, rA = 25'C, (= ' 0 WHzl
VIHVILlinCin
VSS + 2.0
Vss-0-3
-
-
-
-10
-
VCGVss + 0,8
2.5
7.5
V
V
,iA
DF
1HÍERRUPT GUTPUTS (IROA, IRQBI
Outoui Low Voltage tluoad s3-2 niA1
Iliree-Siaie Ooipul Lea^age Cuceni
Capacnancfi lV,n -. 0. TA •= 25"C, I = ! 0 WMzt
VOL'02
cout
---
-1.0
Vss + 0-410
5.0
V
•MpF
DATA BUS IDO-D7I
Inpul Htgh Vollags
Inpui Low Voltage
fhree-Slate Inpul Ucakage Cunen! IV¡n = 0.4 !n 2 J VI
Üulput High Vollage ÜLoad = - 205 jiAI
Oulpui Low Voltage flL0ad " ' •§ mA1
Capacilance (V¡n = 0, TA>-25'C. í*1.0MHil
VIHVILiiz
VOHVOLCjn
VSS + 2.0
Vss-0-3
-
Vss-l-2-*-
-
-
-2.0
-
-
-
yccVSS+O.B
10-
Vss + 0.4
12.5
V
V
Í-A
V
V
PFP6RIPHERAL BUS IPAO-PA7, PBO-P87, CAÍ, CA2, CBI, CB2I
Inpul LcaVageCuttflni R.-W. HESE 1, 150. RS 1. CSO, CSl, CS2.CA1,
Tluee-State Input Leakíign tunen! IV,,, 0 -1 lo 2 4 VI PBQ-PB J. C82
ltiDutMighCunenUV|H-=2 <1 VI PAO PA7. CA2OaflmglonO'iveCiirfenl(V0=1.5Vl PPO P87, CB2
Input Low CU'ÍP"! 1V|[_ = 0 A VI PAO'PA?, CA2OulRUt Hígt» Voliage
"Load" - 2COí«Al PAO-PA7. PBO-PB7. CA2. CB2"Load" -10;(AI PAO-PA7.CA2
Oulpui Low Voilage l'Load = 3 2 mA!
Capacnance IV¡n » 0, I A r 25"C, 1 = 1 .0 MHü
'¡n
IlZ
IIH'OH
HL
VOH
VOLc¡n
-_
-2oa-1.0
-
Vss + 2.4
vcc-1-o--
1.0
20
-400
~
-1.3
_
-
-
2.5
10
--10-2.4
_
vss +-0-1110
,A
MA
/i AmA
mA
V
V
PF
POWER REQUIREMENTS
I litte'nal Powei Dis*;Intemal Powei Dissipalion IMeasuied at r~ 550
MC6821»MC68A21'MC68B21
208
BUS TIMING CHARACTERISTICS ISee Moles I and 2)
Ident.Numbar
1
2
34
9
13
14
15
18
21
30
31
Charactfliistic
Cycle rime
Pulse Widtli, 6 Low
Pulse Widlli. E High
Clocic Rise a"rf Fall Time
Addtess Hold Finia
AddfBss Setup Time Balare E
Chip Selecl Selup Time Belote £
Cnip Selecl Ho'd Time
Fead Dala Hold íime
Wnte Data Hcld Time
Oulpul Oala.Delay rime •
Input Dala Setup Time
Symbol
ICVG
PWEL
PWEH
ti. lf
IAH>AS'CS
ICHIDHRIDHW<DDH
'DSW
MceaziMln
1.0430
450
-
10
80
80
10
20
10
-165
Max
10
--25
-
--
-100
-
290
-
MC88A21Mln
0.67
280
280
-•10
60
60
10
2010
~90
MM
10
--25
-
--
-100
-
180
-
MC8BB21Mln
0.5
210
220
-
10
40
40
10
20
10
-60
Mu10
--20
-
-
-
-
100
-150_
Unh
ps
na
na
ns
ns
ns
ns
ns
na
msns
ns
9-FIGURE 1 - BUST1MIHG
WfltBNon Miwed
1 Voltag"; le*-íls síiown a<e VL^Ü 4 V. VH2:2 4 V, unless olnerwiss spocüied2 Measmpirient pornti shov/n ate 0.8 V and 2 O V, unless olhervvfc* ?pec¡l¡ed
209
MC6821-MC68A2TMC68B21
PERIPHERALTIMING CHARACTERISTICS IVCC = 5.Q V ±5%. lo TH untess olhorwise specilíed)
Chflfocteriitic
Dala Setup Time
Data Hold Tima
Oelay Time, Enable Negatlve Transition to CA2 Negative iransition
Delay Time, Enable Negalive Transition lo CA2 Posilive Transition
Rise and Fall Times lor CAÍ and CA2 Input Signáis
Delay Time fiom CAÍ Active Tlansition to CA2 Posilive Transitlon
Delay Time, Enable Negative Tiansiiion to Dala Valid
Oelay Time, Enable tlegative Tiatt-iition to CMOS Data ValidPAO-PA7. CA2
Delay Time, Enable Posilive Ttansilion lo CB2 Negativa Ttansilion
Deíay Time. Dala Valid lo CB2 Negativa Tfansition
Delay Time, Enable Posilive Transilion to C8Z Positivo Transilion
Control Oulput Pulse Wídth, CA2/CB2
Rise and Fall Time for CBI and C82 Input Signáis
Delay Time, CBI Active Transition to C82 Positiva Transilion
Inlertupl Reléase Time, IRQA and ¡ñÜB
Inlerrupl Response Time
Inlerrupt Inpul Pulse Time
RESET Low Time'
Symbol
IPDS
IPDH
'CA2
TfiSl
'r. U
1RS2
tPDW
'CMOS
'CB2
IDCtRSl
PWCT
if. U
'RS2
tIR
ms3PWj
IRL
MC8821Min
200
0
-
-
-
-
-
-
-
20
-
500
-
-
-
-
500
1.0
Max
-
-
1.0
1.0
1.0
2.0
1.0
20
1.0
-
1.0
-1.0
2.0
1.60
1.0
--
MC88A21Mln
135
0
-
-
-
-
-
-
-
20
-
375
-
-
-
-
500
o.ee
Max
--
0.670
0.670
1.0
1.35
0.670
1.35
0.670
-
0.870
-
1.0
1.35
1.10
1.0
-
-
MCMB21Min
100
0
----
--20
-
250
-
-
-
-
500
0.5
M«x
-
-
0.500
0.500
1.0
1.0
0.5
1.0
0.5
-
'0.5
-
1.0
1.0
0.86
1.0
-
-
UnK
ns
ns
fi*
f*
í*s
1*
*s
^
?sns
í>sna
f
&
fi
t*ns
í
Roíetwx:»Rg. No.
6
5
3 7 8
3,7
8
3, 8
3, 9, 10
4,9
3, 11, 12
3, 10
3, 11
3, 11
12
3, 12
5, M
5, 13
13
15
"The RESEí line musí bí liigh a mínimum oí 1.0 jis beícre addressing tbe PÍA.
FIGURE 2 - BUS TtMING TEST LOAOS
<DO'D7» 05 .QV
RL-2.4 U]
Tesl Polnt o
FIGURE 3 - TTL 6QUTVALÉNTTEST LOAD
(PAO-PA7, PBO-PB7. CA2.CB2)
5.0V
Ten Polnt O
= 30pF.
FIGURE 4 - CMOS EOUIVALENTTEST LOAD
(PAO-PA7, CA21
FIGURE 5 - NMOS EOUIVALEHTTEST LOAD
nly)5.O V
MC682TMC68A2TMC68B21
210
FIGURF e - PEniPHERAL DATA SETUP ANO MOLO TIMES
PAO T A 7PBOTPJ
FIGURE? - CA2DELAYTIMEIR-irl Moda; Cf1A-5^CRA3 = |, CRA-4-0)
FIGURE & - CA2 OELAY TIME(flsnd Mod»; CRA-5-^ 1, CRA-3-* CRA-4 = 0)
FIGURE 9 - PERIPHERAL CMOS DATA DELAY TIMESIWrtW Modp; CRA-S^CRAO-l, CRA-4-0)
'CMOS—
'PWD
PAO-PA7, \CA2 A
,j_7_ vcc-3o% vcc
FIGURE 10 - PERIPHERAL DATA AND CBZ DELAY TIMES(Wfft* Mods; CñB.B«CPB-3* t, CRB.4-0]
*CB2 poní low ai • rniull oí [ha
poiltlue tmniitlon oí Eníhli-
FIGURE 11 - C82 DELAY TIMEIWrila Moda; CRB-5-CR8-3-1, CRHU-01
Bfívíoui E itultc
FIGURE 12 - CB2 DELAY TIME(Wrttc MoHi; CRB-5-=1, CF1B-3" CRB 4
CB2
> d«i-[ected durlng
FIGURE 13 - 1NTERRUPT PULSE WIDTH AND ífloT RESPONSE
V.tium»f Innrruot EntbU Blti »r» i*t.
cay n-vtoui E oiilia.
Mola: Tlmlng meesu'ementJ ata releienced lo and (rom a low vollago oí 0.9 volts and a hígh vollage o( 2.0 vol», untesa olnerwi»» no
MC6821«MC68A21«MC68B21
211
FIGURE l< - IRQ RELÉASE TIME FIGURE 15 - RESET LOW TIME
"The nfiSÉT Nne musí be a VIH lor a mínimum oíl.Ojis befóte adcirnssing !he PÍA.
Hoie. liming me^suremeíiis are fülsisnced lo and liotn a Irw vollag'j of O 8 volls and a hlgh vollage of 2.0 Volts, unleas otherwisfl noted.
FIGURE 18 - EXPANDED BLOCK DIAGRAM
moa n? -••
212
MC6821-MC68A2TMC68B21
PÍA INTERFACE SIGNÁIS FOR MPU
The PÍA interfaces lo tha M6900 bus with an 8-bít bidírec-tional data bus, thres chip select Unes, two register selectlinas, two intemipt requsst Unes, a read/wrile Une, an enableline and a reset Une. To ensure proper operation with theMC6900, MC6902, or MCG808 microprocessors, VMAshould be used as an active pan of the address decoding.
Bidirectíonal Data IDO-D7) — The bidírectional data Unes(DQ-D7) allow the Iransfer oí data beiwesn the MPU and thePÍA. The data bus oiitpul drive's are three-state dnvices Ihatrem.iin in tho hlgh ¡inpedancp. loffl state except when theMPIJ pr?i (omisa PÍA ira'd operiit'on. Theread/wiite line is inthe rnad (high) state when ihp PÍA ís seiected for a teadopeíatíon.
Enabla (E| - The enable pulse, E, is the only tlmingsignal that is supplisd to the PÍA, Tímíng of all other signáisis referenced to the leading and trailing edges oF the E pulse.
R(wd/Write (R/VV) - Thís signal is generaled by theMPU to control the ditection of data transfers on tha databus. A low state on the PÍA read/write line enables the ¡nputbuflets and data is transferred from the MPU .to the PÍA onthe E signal if tha device has been selected. A high on theread/write line sets up the PÍA for a transfer of data to thebus. The PÍA output buífers are enabled when the proper ad-dress and the enable pulse E ate present.
RESET - The active low RESET line is used to reset allregister bits In the PÍA to a logical zero (lovví. This line can beused as a power-on reset and as a master reset duringsystem opetation.
Chip SH-tcts |CSO, CS1, and CS2} - These three inputsignáis are used to select the PÍA. CSO and CS1 must behigh and CsTmust be low for selection of the device. Datatransfers are then perfarmed under the control of the enableand read/write signáis. The chip select unes must be stable
for tha duration o[ the E pulse, The device \a deaelecled.when any of the chip selecta are in the inactivo átate.
ReglstBr Selecta (RSO and RS1) - The two registerselect línes ate used to select the varlous registers Inside thePÍA. These two lines are used in conjunctíon with interna!Control Regísters to select a particular register that Ís lo bewritten or read.
The regisler and chip select linea should be stable for theduration of the E pulse while ín the read or write óyele.
Interrupt Rftquwt (IRQA and IRQ.B) — The active low In-teirupi Request lines {IRQA and ÍRQ§) act to Interrupt theMPU either dírectly or through Interrupt príority círcuitry.These lines are "open drain" i no load device on the chipf.This permits all interrupt requeal línea to be tled together ¡n awira-OR configuration.
Each Interrupt Request line has two Internal interrupt flagbits that can cause the Interrupt Request lina to go low. Eachflag bit Ís associated with a particular peripheral intefruptline. Also,four interrupt enable bits are províded in the PÍAwhich may be used to inhlbit a particular interrupt from aperipheral device.
Servícíng an interrupt by the MPU may be accomplishedby a software routíne that, on a prioritlzed basis, sequentlallyreads and tesis the two control revistera Ín eech PÍA for in-terrupt flag bits that are set.
The inierrupt flags are cleared {zeroedl aa a reault of anMPU Read Peripheral Data Operatton of tha correapondingdata register. After being cleared, th« interrupt flag bit can-not be enabled lo be set until the PÍA Is deselected during anE pulse. The E pulse ¡s used to conditíon the interrupt controlUnes (CAÍ, CA2, CB1, CB2). When these linea are used asinterrupt ínputs, at least one E pulse musí occur from the In-active edge to the active edge of thfl interrupt ínput signal toconditíon the edge sense network, If the interrupt flag hasbeen enabled and the edge sense circuit has been properlyconditioned, the interrupt ílag will be set on the next activetransitian of the interrupt input pin.
PÍA PERIPHERAL INTERFACE LINES
The PIA provides two 8-bit bidírectional data buses andfour ínlerrupt/control lines for interfacing lo peripheraldevices.
Swctíon A Peripharal Data (PAO-PA7) - Each of theperipheral data lines can be programmed to act as an input oroutput. This ís accomplished by setting a "1" ín the cor-lesponding Data Direction Register bit for those lines whichare lo be oulputs. A "O" Ín a bit of the Data DírectionRegister causes the corresponding peripheral data line to actas an input. During an MPU Read Peripheral Data Operation,the data on peiipheral lines ptogrammed to act as Ínputs ap-pears directly on the correspondíng MPU Data Bus Unes. Inthe input mode, the inlernal pullup resistor on these linesrepresenís a máximum of 1.5 standard TTL loads.
The data in Output Register A will appear on the data linesthat are programmed to be outputs. A logical "i" written ín-to the register will cause a "high" on the corresponding data
line while a "O" results ¡n a "low," Data Ín Output Register Amay be read by an MPU "Read Peripherat Data A" operationwhen the corresponding línea are programmed as outputs.This data will be read property if th« voUegu on th«peripheral data unes is greater than 2.0 volts for a logíc "1"output and less than 0.8 volt for a !ogic "O" output. Loadingthe output línea such that the voltage on thwe llnw do«3 notreach full voltage causw the data transferrod into the MPUon a Read operation to differ from that contalned In therespective bit of Output Register A.
Sftction B Pettptiwal Data (PBO-P87) — The peripheraldata unes in the B Sectton of the PÍA can be programmed toact as either inputs or outputs in a similar manner to PAO^PA7. They have three-state capablity, allowing them to entera hígh-impedance state when the pedpheral data line is usedas an input. In addítlon, data on the peripharal data línea
MC6821-MC68A21-MC68B21
213
PBO-PB7 will be read properly from those lines prcgramrnedas outputs even ií the vcllages ate below 2.0 volts fot a"high" or sbove 0.8 V íor a "low". As outputs, these liriesate compatible with standard TTL and may also be yssd as asource oí up lo 1 milliampere at 1.5 volts to directly dríve thebase.of a transistor swilch.
InteiTupt Input 1CA1 and CB1) - Peripheral ínput linesCAÍ and CB1 are input only Unes that set the intenuot flagsoí Ihe control registeis. The active transition for thesesignáis Is also programmed by the two control registers.
Parlphotal Control (CA2Í « The peripheral control lineCA2 can be programmed to act as an iriterrupt input or as a
peripheral control output. As an output, this llns ¡s compati-ble with standard TTL; as an ínput the internal pullup resistoron thls line represenls 1.5 standard TTL loada. The functíonof this signal line Is programmed with Control Reglster A.
Perfphflral Control (CB2)!- Peripheral Control Une CB2rnay also be programmed to act as an Intorrupt ¡n'pul orperipheral control output. As an input, this Une has hlgh in-put impedance and ¡s compatible with standard TTL. As anoutput U Is compatible with standard TTL and may also beusedas a source oí up to 1 mllliampere al 1.5 volts lo directlydrive the base of a transistor switch. This line Is programmedby Control Register B.
INTERNAL CONTROLS
INITÍALIZATION
A RESET has the eífect of zeroing all PÍA registers. Thiswill set PAO-PA7, PBO-PB7, CA2 and CB2 as inputs, and allinterrupts disabled. The PÍA must be configured during therestart progmm which follows the reset.
There ate six locations within the PÍA accessible to theMPU data bus: two Pen'pheial Registers, two Data DírectionRegisters, and two Control Registers. Selection oí theselocallons Is controlled by the RSO and RS1 inputs togeíherwith bit 2 In Ihe Control Register, as shown ín Table 1.
Details oí possible coníigurations of the Data Directionand Control Register are as follows:
TABLE 1 - INTERNAL ADDRESSING
RSI
0
0
0
tI1
RSO
0
0
10
0
1
CormotRcgiiter Bit
CRA 2
1
0
X
X
X
X
CRB-2
X
X
X
10
X
Loc-Mion Selecied
Peripheral Regisiet A
Data Direciion Registe' A
Contiol Regttter A
Perjphe-nl Regíileí 6
Dala Uiieclion Regiilef B
Conirol Hegister B
X - Don'l Cite
PORT A-B HARDWARE CHARACT6RISTICS
As shown ín Figure 17, the MC6821 has a pair of I/O portswhose characteristics difíer greatly. The A side is designedto drive CMOS logic to normal 30% to 70% levéis, and incor-porales an interna! pullup device that remains connectedevan In the Ínput mode. Because of this, the A side fequiresmore diíve current In the input mode than Port 0. In con-trast, the B side uses a normal three-state NMOS buíferwhich cannol pullup to CMOS levéis without extarnalreslstors. The B sida can drive extra loads such as Darl-ingtons without problem. When the PÍA comes out of reset,the A port represents inputs with pullup resistors, whereasthe B side línpui mode also) will float high or low, dependingupan the load connectad 10 It.
Notice the diíferences between a Port A »nd Port B reedoperation when in the output mode. Wheri reedlng port A,the actual pin ís read, whereas the B side read comas from anoutput latch, ahead oí ths actual pin.
CONTROL REGISTERS (CRA and CRB)
The two Control Regíaters ICRA and CRB) allow the MPUto control the operation oí the íour peripherat control lineaCA 1, CA2, CB1, and CB2. In addition they allow the MPU loenable the Interrupl lines and monitor the status of the inter-rupt ílags. Bits O through 5 of the iwo registers may b« writ-ten or read by the MPU when the proper chip select andregíster select signáis are applíed. Bits 6 and 7 of the tworegisters are read only and are modífied by externa! interruptsoccurring on control lines CAÍ, CAZ, C81, or CB2. The for-mal of the control words is shown Ín Figure 18.
DATA DÍRECTION ACCESS CONTROL BfT (CRA-2 andCRB-2)
Bit 2, in each Control Register (CRA and CRB), deter-mines selection oí either a Perlptwal Output Register or theconesponding Data Direction E Regís ter when the properregister select signáis are applied to RSO and RSI. A "1" inbit 2 allows access of the Peripheral Interface Regiater, whílea "O" causes the Data Direction Register to be addressed.
Interrupt Fttgt ÍCRA-6, CRA-7, CRB-«, and CRB-7) -The four interrupt flag bits are set by active transitions ofsignáis on the íour Interrupt and Perfpberal Control líneawhen those lines are programmed to be inputa, These bitscannot be set directly (rom Ihe MPU Data Búa and are reaelindirectly by a Read Peripheral Data Operation on Ihe ap-propriate sectlon.
Control oí CA2 and CB2 Perfph«nl Control Un«« (CRA-3,CRA-4, CRA-B, CRB-3, CRB-4, and CRB-6) - Bits 3, 4, and5 oí the two control regísters are used to control theCA2andCB2 Peripheral Control lines. Theae bits determine If the con-trol lines will ba an interrupt input or an output controlsignal. If bit CRA-5 (CRB-5) is low, CA2 (CB2) is an IntBfruptinput Une similar to CAÍ (CB1). When CRA-5 (CRB-5) Íshigh, CA2 (CB21 becomes an output signal that may be us«dto control peripheral data transferí. When in the outputmode, CA2 and CB2 hava slightly different loadingcharacteristics.
MC6821 »MC68A21 • MC68B21
Control oí CAÍ and CB1 Intwrupt Input Un« (CRA-0,CRB-1, CRA-1, and CRB-1) - The two lowesl-order bits o(the control registeis are u?ed to control the internjpt inputlines CAÍ and CB1. Bits CRA-0 and CHB-Q are used to
enable the.MPU interrupt signáis ÍRQA and ÍRTÍ8", respec-tively. 8Ils CRA-1 and CRB-1 determine the active transitionof the ¡nterrupt input signáis CAÍ and CB1.
VCC
FIGURE 17 - FORT A AHD FORT B EOUIVALENT CIRCUITS
Port BVCC
Intarnal PÍA Bus
215
A
MC682TMC68A21«MC68B21
Prt-rmlni Acrlv» CAÍ ICB1) Tran-Itinn ÍQf S«tlr>aIntnrnjpt Rrg mOAIBII - lb=t 71
bt =0' inOAlBll =91 by liia>n IDVV «arestín') on CA!(CBil
bl= I IHQAieH SP| b/IPW-to l'igh Irñníitinn on CAÍ( C O I )
- CONTROL WORO FOflMAT
IROAIB) 1 Irilí-nupt FIffl lb!t 7)
Gocs htgh on aclive tr^risition oí CAÍ (Cfl)l; Amomatico'ly devpti by UPU R",id of Ouiput Rogíste* A'Blf.Uy alsii be cl*»í"od hy l'n"l/;^'e Rp*?!
CAÍ (CB1) Inl-rrupt pwjueM
bfl-0- Disablgs inOAIBl MPU liilenupt by CAÍICB11 active irsnsition.'
tO= i: Enable 1ROAIB1 MPU Inlerrupl by CAÍ (CB1)active transilion.
1. 1ROAIB1 wiHoccuron naxt (MPU generatedl posiliveIraníition oí bO it CAÍ (CB1) active nansilion oc-cuned while Inietiupl was dlsablcd.
Controlb7
inOAIBIlFíag
b6
inOA'fl»2Flag
bS b4 b3CA2 1CB2Í
Control
b2
DDRAccess
. bl bO
CAÍ (CBIJConitol
1RQAIB12 Intsrrijpt Flrg (bit 61
Wh»n CA2 |CB2t'? an ¡nput. 1RQA1B1 poe? l'ig1' en Ac-tive tiansition CA2 fCB21; Automatically r.\p.wd byMPU Read oí Output firgisfíf AIBI. l.íav ?'so becleaied b^ haidwar'i Resol
CA2 ICB2I Esiablistifld as Oulpul fliS-11 1HOA1B12 --0. noi Mrríryl hy CA2 ICB21 liaii'filidii'í
CA2 ICR2) Establlíhi-d aa Output by b5*= 1(Note ttial opgration oí CA2 and CD?. niitp'it
"ct¡o"S are not idenlícnUfeS M b3»-CA2
I O Rflad Strabw \vhh CAÍ ReatoraCA2 guss lov^ on lirsl higíi lo-'owE liansillon lollowing an UPU readoí Oulpul Flegistet A; igiurned f'ighby nñtl aclive CAÍ ira'^ition, assp"cified bv t)'t 1.
flssd Strabfl whh E RestoreCA2 go°s low on lirst high-to-lowE iransitlon íol'owing an UPU readoí Oulput Ríigister A; íeturned higliby ne<l liígli-to-'ow E trnnsit¡c|n riur-inq a des"lfíCt.
CB2
b3~0: Writi StrótH with CB1 RwtoraCB2 goes low on [¡tst low-lo-h¡ghE l'ansilion Mlowing an MPU wlteinto Outpul Regisler B; fetuinedhígli bv t"9 n?xl acüve CB1 transí-t¡on ns spsci'ied by bit 1. CR8 Íí7musí üist be cle^rnd by a read oídala.
b3-l: Writs Stfob^ wrih E RwtoraCB2 gees low on (i'5l IOW-ID highH transilion following an MFU wiitelino Oulput Rfglsler B; rniitrned
b5 W b3 higli by trio next low-to-high E Ua'i-
Lsitian follniving an E pulse whichoccurind whi'o Ihs pan was de-selecled.
S*t/Rw»t CA2 ICB2)
CA2 (CB21 goqs low as MPU wrltesb3 = 0 inio Control Rogister
CA2 IC82I goes hígn as MPU wHiesb3^ 1 ¡nlo Control Registei.
b2-0:b2«l:
ln« Whelti«r D«t» Dlrsctfon R»g*«twt Or Output
Dala Üirection Register selected.Oulpul Register se'ected.
CA2 1CB2I Eatabllehed at Input by bS-0
b§
CA2 (CB2) Intetrupt R»quwt EnaW»/DfMbh
b3-0: pisables IRQAlAl MPU Inlerrupt byCA2 (CB2) active tfansítion,*
b3= 1- Enables IRQAfB) MPU Interrupl byCA2 1CB21 active transltlon.
'IRQAIB) will occuf on next IMPU genwat-tedl positiva transition of b3 If CA2 (CB2)active transltion rjccurred while Interruptwas disabled.
0«ermlno« Acttvi CA2 (CB2) Tr»n>Won fofSartlng Inierrupt Flag 1RQA(B)2 — |Bft b8)
b4 = 0: lRQAIBI2set by high-to-low transl-tion on CA2 (CBZI.
b4= 1: IROAIB12 sel by low.lo-hígh Iransl-tlon on CA2 ICB2).
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